FPGA firmy ATMEL

Ø    Atmel vyrábí dvě řady FPGA – řada AT40K, AT94K, AT6000.

 

 

1)    řada AT40K

 

·        Vnitřní struktura obvodu:

 

 

Ø    jeden buňkový sektor – 4x4 buňky

Ø    horizontální a vertikální repeatery

Ø    blok paměti RAM o velikosti v organizaci 32x4

 

 

 

·       Propojení buněk sběrnicí:

 

Ø    5 vrstev (Plane) propojovacího systému  Express – Local – Express

Ø    Repeatery obnovují signál a přepojují jednu sběrnici na druhou (Local – Express) v rámci jedné vrstvy

Ø    Segment lokální sběrnice – je v rozsahu 4 logických buněk mezi dvěmi sousedícími repeteary – rychlé středně dlouhé spoje v rámci jednoho buňkového sektoru

Ø    Segment  expresní sběrnice – je v rozsahu 8 logických buněk (jeden repeater přeskočen) -  rychlé dlouhé spoje

 

 

 

 

Možnosti konfigurace repeaterů:

 

 

 

 

 

·       Přímé propojení buněk:

 

Ø    vhodné pro efektivní realizaci rychlých násobiček

 

 

 

 

·       Struktura logické buňky:

 

 

Ø    Multiplexery Z, X, W, Y – každý vybere příslušnou vrstvu (Plane) propojovacího systému.

Ø    X,Y – vstup do log. buňky z lokální sběrnice nebo jako přímý vstup z jiné sousední buňky (NW, NE, SE, SW, N, E, S, W) - podle konfigurace multiplexerů.

Ø    W, Z – vstup do log. buňky pouze z lokální sběrnice (není přímý vstup ze sousedních buněk) do hradla AND – využito pro násobičky.

Ø    Hradla Pass gates slouží k otevření/uzavření cesty pro vstup/výstup z/do lokální sběrnice nebo k propojení lokálních sběrnic dvou vrstev

 

 

·       Možnosti konfigurace logické buňky :

 

Ø    DSP/ Multipller mode – ideální pro implementaci rychlých paralelních násobiček a číslicových FIR filtrů

 

 

 

 

 

Ø    Arithmetic mode - implementace úplné 1-bitové sčítačky

 

 

 

Ø    Counter modeimplementace 1-bitového čítače

 

 

 

Ø    Synthesis mode – obecná kombinační logika (4 vstupová fce)

 

 

 

Ø    Tri–state/Mux mode – přepínání vstupních linek, třístavový výstup (telekomunikační účely)

 

 

 

 

·       Bloková paměť RAM :

 

 

 

Ø    v jednom buňkovém sektoru jeden blok paměti RAM (dual port) v organizaci 32 x 4 bity

Ø    vstupní data (4 bity) – připojeny na lokální sběrnice ve vrstvě 1 (plane 1)

Ø    výstupní data (4 bity) – připojeny na lokální sběrnice ve vrstvě 2 (plane 2)

 

 

 

 

Ø    Load Latch – pro synchronizaci (synchronní RAM)

Ø    Clock muxes – výběr mezi synchronní a asynchronní RAM

Ø    Pass gates – spojení Din s Dout a Ain s Aout (single port RAM)

 

 

Příklad asynchronní dual paměti RAM s organizací 128 x 8 složené z bloků 32 x 4:

 

 

 

 

Příklady realizace FIFO pamětí:

8 x 64 – až 29MHz

4 x 128 – až 25MHz

 

 

 

 

·       Rozvod hodinových signálů :

 

 

 

Ø    obvod má 8 globálních hodinových signálů (piny GCLK1 – GCLK8)

Ø    column clock mux – výběr jednoho hodinového signálu z 8

Ø    sector clock mux – pro sekci 4 buněk (clk invertován, neinvertován, přiveden do log.0)

Ø    přivedení clk natvrdo do log.0 má použití pro snížení spotřeby u sektorů, které nepotřebují být řízeny hodinami

 

 

·       I/O struktura :

 

Primární I/O – ortogonální přímé vstupy/výstupy z krajních logických buněk – nemají další sousední buňku

 

Parametry I/O struktury nastavitelné ve vývojovém prostředí:

 

Ø    PULL-UP / PULL-DOWN – při vypnutém budiči definují logickou úroveň pinu

Ø    TTL/CMOS – nastavení komparační úrovně

Ø    SCHMITT – zapnutí hystereze komparátoru 1V (filtrace šumu)

Ø    DELAY – volitelné zpoždění 0,1,3,5 ns

Ø    DRIVE – řízení doby přeběhu:  FAST – 20mA na 5V , MEDIUM – 14mA na 5V,  SLOW- 6mA na 5V

 

 

 

 

Sekundární I/O – diagonální přímé vstupy/výstupy z krajních logických buněk – nemají další logickou buňku

 

 

 

 

 

·       Cache logic :

 

 

Ø    v daný čas jsou implementovány v FPGA pouze aktivní úlohy

Ø    kompletní design je uložen ve vnější konfigurační paměti (levné)

Ø    při nahrání nové úlohy jsou přepsány staré a neaktivní

Ø    možnost implementovat design s větší logickou kapacitou než má vlastní obvod FPGA

Ø    částečně konfigurovatelné za provozu – vytváření adaptivních systémů (adaptivní číslicové filtry)

 

 

·       další vlastnosti:

Ø    Systémová frekvence do 100HMz

Ø    Frekvence násobiček – přes 50MHz

Ø    Vybavovací doba SRAM 10ns

Ø    Pinově kompatibilní s XC4000 a XC5200 (XILINX)

Ø    Napájecí napětí: 5V pro AT40K, 3.3V pro AT40KLV (na vstupu není +5V tolerant)

Ø    Typické IP funkce - FIR, UART, PCI, FFT

Ø    Vyráběné varianty dle prostředí – Commercial (0 až 70°C),  Industrial (-40°C až +85°C),  Military (-55°C až +125°C)

Ø    Spotřeba ve Standby režimu (unprogrammed) je max. 1mA

 

 

 

2)    řada AT94K

Ø    předchozí řada AT40K doplněná o AVR RISC procesor (1 MIPS)

 

 

 

 

3)    řada AT6000

 

Ø  Propojovací matice

 

 

 

Ø    Logická buňka – malá, jednoduchá

Ø    An, Ae, As, Aw, Bw, Bs, Be, Bn – přímé vstupy ze sousedních logických buněk

Ø    A,B – přímé výstupy do sousedních logických buněk

 

 

Ø    Možné konfigurace kombinační logiky:

 

 

 

Ø    Možné konfigurace registrů

 

 

Ø    použití pro aritmetické operace – koprocesory

Ø    podpora cache logic

Ø    CLK 100MHz

Ø    Provozní proud Icc = 15 až 170 mA