Úvod:

 

Popis:

 

Virtex Family :

 

Architektura:

 

Popis architektury:

Základní bloky:

  • konfigurovatelné logické bloky (CLB)
  • vstupně/výstupní bloky (IOB)

CLB jsou napojenu na:

  • globální propojovací matici (GRM, horizontální a vertikální spojovací cesty)
  • VersaRing (poskytuje přidání cest okolo periferie zařízení)

Další blokova připojení do GRM:

  • bloková paměť BRAM
  • DLL + management hodin
  • 3-stavové buffery

 

 

 

 

 

IOB - Input/Output Blok:

 

  • D lze nastavit jako řízené hranou nebo úrovní
  • Každý IOB má hodinový signál sdílen po třech D klop. obvodech
  • V IOB mají D klop. obvody sdílený Set/Reset
  • Všechny pady mají ochranu proti elektrostatickému náboji (ESD), odděleně pro 5V a 3,3V
  • volitelný pull-up a pull down rezistor -50 k - 100 kOhm
  • nepoužité pady jsou automaticky ve stavu vysoké impedance
  • možnost nastavení základního zpoždění vstupu D - je eliminováno pad-to-pad hold time, norm. je pad-to-pad nastaven na nulu.
  • výstupní cesta včetně 3-stavového výstupního bufferu řídí výstupní signál do padu, který může být směrován přímo z vnitřní logiky nebo přes IOB výstupní D klop. obvod
  • každý výstupní řadič může být individuálně programován pro široký rozsah signálového napětí
  • každý výstupní buffer může být zdrojem proudu (24 mA - 48 mA)
  • weak keeper - monitoruje napětí na padu a jemně řídí pin High/Low k výběru vstupního signálu (sleduje vstupní hladinu)

 

I/O Banking:

 

 

  • některé I/O standardy vyžadují k nastavení log. úrovní Vcco nebo Vref - to je umožněno díky tzv. I/O bance (I/O Banking). Ty jsou výsledkem separací krajů FPGA do dvou bank
  • piny v bance užívající Vref nejsou 5V tolerantní
  • vnitřní spojení pro Vcco se liší podle zapouzdření

 

 

 

 

Configurable Logic Block:

  • základním blokem je tzv. logická buňka (LC - Logic Cell), 4-vstupový funkční generátor, carry logic a paměťový člen (D - klop. obvod)
     
  • CLB se skládá ze čtyř LC organizovaných do dvou jednodušších plátků (2 x LC = slice, 2 x slice = CLB)
     
  • CLB obsahuje logiku pro vytvořeníí 5ti nebo 6ti proměnných

 

 

 

Detail CLB, resp. jeden slice:

  • Look-Up Table (LUT) - 4-vstupní funkční generátor poskytující 16x1-bitovou synchronní RAM
  • v jednom slice je možná kombinace LUT (vznik 16x2-bit nebo 1x32-bitová synchronní RAM)
  • LUT může poskytovat 16-bit posuvný registr - k zachycení vysokých rychlostí
  • paměťový člen (D - klop. obvod) - řízen hranou nebo úrovní, lze obejít
  • slice disponuje synchronní set/reset (SR, BY) -  set nastavuje do základního stavu, reset do opačného; lze nakonfigurovat jako asynchronní
  • doplňková logika - F5 multiplexer, poskytuje 5ti vstupní funkci ,4:1 multiplexer nebo výběr z 9 vstupů
  • Obdobně F6 multiplexer (8:1 multiplexer, výběr z 19 vstupů)
  • každá LC má přímou cestu pro vstup, tzv. extra vstup
  • podpora aritmetiky pro větší rychlost: 2bitový carry chains (řetězec), XOR (plná sčítačka) a AND (násobička)

 

 

Blok SelectRAM:

 

 

 

 

 

  • Virtex FPGA obsahuje několik rozsáhlých paměťových bloků SelectRam
  • paměť je na čipu organizována ve sloupcích podél okrajů
  • každá SelectRAM buňka je 2-portová 4096ti bitová RAMka s nezávislé řídícím signálem pro každý port

 

 

 

Local Routing:

  • vnitřní spojení mezi LUT, paměťovým členem a GRM
     
  • vnitřní zpětnovazební cesta CLB poskytuje vyšší rychlost spojení s LUT uvnitř stejného CLB, vzniká tak cesta s minimálním zpožděním
     
  • přímé cesty poskytují vetší rychlost spojení mezi horizontálními sousedními CLB - opět tak dochází k eliminaci zpoždění GRM

 

 

 

 

General Purpose Routing:

Většina Virtexový signálů jsou připojeny na GPR (General Purpose Routing) a proto hlavní vnitřní zdroje jsou asociovány s tímto stupněm propojovací hierarchie. Většina propojovacích zdrojů jsou umístěny v horizontálních a vertikálních propojovacích kanálech s řádky a sloupci CLBs.

 

I/O & Dedicated Routing:

 

 

 

  • Virtex má doplňkové propojky okolo periferie, která vytváří rozhraní mezi CLB polem a IOBs. Tyto doplňkové propojky se nazývají VersaRing, a jejich funkcí je přizpůsobení padů v PCB layoutu
  • horizontální spojení pomocí 3-stavových bufferů (čtyři části sběrnicových linek poskytují CLB řádkům nasobení sběrnic na řádce)
 

 

Global Routing & Clock Distribution:

  • skládá se z hodin a dalších signálů
  • 4 primární sítě
      navrženy k rozvodu hodin s minimálním skluzem
      každá síť může řídit všechny CLB, IOB a RAM
      primární globální síť může být řízena pouze globálním buffrem, zde jsou 4 globální buffery - každý
        pro jednu globální síť
  • sekundární sť
      skládá se z 24 backbone lines (12 přes horní část čipu a 12 přes dolní)
  • Virtex poskytuje vysoko-rychlostní, nízko-skluzové hodiny rozvedeny skrz primary global routing (viz obrázek)
  • 4 globální buffery jsou rozmístěny tak, že dva jsou v horní části zařízení a dva v dolní části

 

 

 

Delay - Locked Loop (DLL):

  • každý DDL může řídit dvě globální hodinové sítě

     
  • automaticky nastavují zpoždění hodin

     
  • násobit nebo dělit hodiny clk (1.5, 2, 2.5, 3, 4, 5, 8 nebo 16)

     
  • použít jako clock mirror - CLK mezi více čipů Virtex

     
  • při startu čekají na dokončení konfiguračního procesu

 

 

 

 

 

 

Boundary Scan:

  • podporuje všechny instrukce specifikované standardem IEEE 1149.1
     
  • jednoduchý stavový automat a logika umožňující testování výstupů čipu po jeho konfiguraci
     
  • kromě testování čipu jej lze použít na konfiguraci FPGA a také ke zpětnému čtení nakonfigurovaných dat

 

 

 

 

 

 

 

Další typy Virtexů a jejich vlastnosti:

Virtex - E:
Popis architektury:

  • 1.8 V technologie - navrženo pro nízkovýkonové operace
  • hustota 58k až 4M systémových hradel
  • výkonnější - 240MHz
  • podpora 20ti standardů (více jak předchozí typ)
  • podpora diferenční signálů, tzn. že I/O signály mohou být vstupní, výstupní nebo vstupně/výstupní
  • výkonný interface Double Date Rate (DDR) - podpora DDR SDRAM 200Mb/s
  • memory bandwidth až 1.66 Tb/s (ekvivalentní bandwidth 100 RAMBUS kanálů)
  • 8 plně digitálních jednotek DDL
  • převod LVPEC/LVDS bez zpoždění
  • 0.18 um technologie na 6-ti metalických vrstvách

 

 

 

 

 

Virtex-E family:

 

Vlastnosti:

 

Dále existují FPGA Virtex-II 1.5V a Virtex-II Pro