SX/SX-A, EX, MX

 

 

Nabídka obvodů fy ACTEL:

Flash Devices

 

Antifuse Devices

 

Aerospace & HiRel

 

Automotive Solutions

 

 

 

 

Propojka ANTIFUSE

 

Obr. 1 Naprogramovaná ANTIFUSE Nenaprogramovaná ANTIFUSE

 

 

 

 

 

Family FPGAs

 

 

Specifické vlastnosti obvodů

 

Architektura

Obr. 2 Propojovací prvky

 

Architektura obvodů SX se označuje jako ”Sea of Modules” (moře modulů), protože všechny hladiny obvodu jsou pokryty sítí logických modulů.

 

Logické moduly:

 

C-cell

Obr. 3 C-modul (kombinační)

 

 

R-cell

Obr. 4 R-modul (registrový)

 

 

 

 

Sdružování modulů

Actelové sdružují C- a R-moduly do horizontálních bank tzv. Clusters.

 

Z hlediska větší efektivity zapojení sdružují Actelové tyto clustery dále do tzv. SuperClusters.

 

 

Obr. 5 Sdružování C- a R-modulů do Clusterů a SuperClusterů

 

 

Systém propojování

Druhy propojení

Přímo propojuje C-modul s R-modulem v rámci jednoho Clusteru. Propojení je tvořeno bez propojek antifuse.

 

Zajišťuje horizontální propojení modulů v rámci jednoho Superclustru a vertikální propojení nejblížšího Superclustru pod ním. V cestě je vždy zapojena 1 antifuse propojka. Protože v této řadě výrobce zaručuje max. odpor správně naprogramované propojky 25 Ohmů a parazitní kapacitu max. 1 fF má toto propojení dobré vlastnosti z hlediska zkreslení hran signálu.

 

Zajišťuje globální propojení mezi jakýmkoli modulem v součástce. Nejoptimálnější vytvoření cesty s co nejmenším počtem antifuse a co nejkratší délkou vytvoří programovací software. Výrobce udává, že obvykle jsou v cestě zapojeny dvě programovatelné propojky antifuse, maximálně však 5.

 

 

Obr. 6 Systém propojování - Superclusters typu I

 

 

Obr. 7 Systém propojování - Superclusters typu II

 

 

Rozvod hodinového signálu

Zdroje hodinového signálu:

 

 

Obr. 8 HCLK pin Obr. 9 CLKA, CLKB

 

Navíc obvod řady SX A54SX72A poskytuje tzv. 4-kvadrantové hodiny (QCLKA, QCLKB, QCLKC, QCLKD), pro které mohou být zdrojem externí signály nebo vnitřní logické signály. Každé z těchto hodin mohou řídit čtvrtinu čipu, nebo mohou být sdruženy dohromady a řídit více kvadrantů.

 

Obr. 10 Struktura propojení hodin a 4-kvadr. hodin

 

Hot Swapping

Je systém zajišující kompatibilitu se systémem PCI. Jde o systém, který pøi zapínání èi vypínání nebo èásteèném poklesu èi vzestupu napájecího napìtí, na urèitou dobu pøepne I/O porty do stavu vysoké impedance (do doby, kdy jsou všude na èipu dosaženy normální podmínky). Bìhem zapínání èi pøepínání napájení totiž nemusí být napájecí napìtí souèástky (VCCA a VCCI) stabilní, což mùže zpùsobit znièení èi snížení spolehlivosti napojených obvodù hostitelského systému.

 

Boundary Scan Testing (BST)

Obvody řady SX a SX-A jsou kompatibilní se systémem IEEE 1149.1 (JTAG). Obvody těchto řad mají zabudován testovací systém BST. Testování je prováděno pomocí speciálně k tomu určených pinů obvodu. V uvažovaném testovacím módu se užívá pinů TCK (Test Clock), TDI (Test Data In) a TDO (Test Data Out), které mohou být jinak použity jakou I/O piny. Nastavení testování se provádí pomocí pinu TMS, který v normálním pracovním režimu musí být připojen na HIGH pomocí pull-up rezistoru 10 k . Pro nastavení testovacího režimu musí být dán do LOW hladiny. Navíc v diagnostickém režimu JTAG se užívají piny PRA (PRobe A) a PRB (PRobe B) jako sondy. Celý systém se dá ovládat přes systém firmy Actel Silicon Explorer II.

 

 

 

 

 

 

Family FPGAs

 

Specifické vlastnosti obvodů

 

Architektura

Obdobná jako u obvodů SX.

 

Moduly

 

 

Obr. 11 R-Modul

 

Sdružování modulů

Actelové opět sdružují C- a R-moduly do Clusterů a SuperClusterů. Narozdíl od řady SX a SX-A se zde užívá jen Cluster typu I - tedy kombinace buňek C-R-C.

Tento Cluster se opět sdružuje do tzv. SuperClusteru.

 

Obr. 12 Sdružování do Clusteru a SuperClusteru

 

 

Systém propojování

Shodný s obvody SX.

 

Zdroje a vedení hodinového signálu CLK

Shodný s obvody SX.

 

Nízkopříkonový mód

Nízkopříkonový mód se nastavuje pinem LP. Používá se zejména pro napájení z baterií. V tom se vypne jádro FPGA, vypnou se vstupní buffery vstupních pinů a obousměrné a výstupní piny se nastaví do stavu vysoké impedance a pak obvod odebírá jen tzv. ”standby” proud od 100 A do 134 A pro 2,5V napájení.

Obr. 13 Typické hodnoty napájecích proudů v LP módu při VCCA, VCCI=2.5V, j=25°C.

 

 

Boundary Scan Testing (BST)

Obr. 14 Použití testovacího systému Silicon Explorer II

 

 

 

 

Family FPGAs

 

Specifické vlastnosti obvodů

 

 

Architektura

Složená z:

 

 

Logické moduly

Obr. 15 Uspořádání logického modulu v obvodech 40MX

 

Obvody řady 40MX obsahují logické moduly tvořené z 8 vstupů a jednoho logického výstupu (obr. 15). Logické moduly mohou implementovat všechny základní logické funkce AND, NAND, OR, NOR jako hradla se 2, 3 nebo 4 vstupy. Také různé D-latches, a kombinace AND-OR nebo OR-AND.

 

Obvody řady 42MX obsahují 3 typy logických modulů:

 

Implementace C-modulu

Obr. 16 C-modul v obvodech 42MX

 

Výstupní funkce (pevně daná):

Y=!S1*!S0*D00+!S1*S0*D01+S1*!S0*D10+S1*S0*D11

kde

S0=A0*B0

S1=A1+B1

 

 

Implementace S-modulů

Obr. 17 S-moduly v obvodech 42MX

 

S-moduly jsou navrženy pro implementaci vysoce rychlostních sekvenčních funkcí v jednotlivých logických modulech. Implementují kombinační logické funkce jako C-moduly a dále přidávají sekvenční prvek. Sekvenční prvek může být konfigurován buď jako D flip-flop nebo jako transparent latch. S-moduly mohou být přemostěny, aby implementovaly pouze kombinační logiku.

 

Implementace D-modulu

Některé řady 42MX mají tzv. D-moduly. Ty mají výstup pevně připojen na výstupní pin. Obsahují vícevstupový AND, který poskytuje stejnou rychlost zpracování jako mají takto koncipované výstupy obvodů PLD. Výstup D-bloku lze nastavit také jako invertující. Výstup je pevně navázán na pin, ale je zde také možnost využít tzv. zpětné vazby na vstup do další logiky.

Obr. 18 D-modul v některých obvodech 42MX

 

 

SRAM Moduly

Obr. 20 Schématické znázornění SRAM modulu

 

Obvody řady 42MX také obsahují SRAM moduly obousměrných portů (např. obvod A42MX36). Tyto bloky mohou být použity pro optimalizaci synchronních a asynchronních aplikací. Jsou složeny do bloků po 256 bitech a mohou být nakonfigurovány jako 32x8 nebo 64x4 SRAM paměťové moduly. Tyto moduly mají dual-port system, který umožňuje nezávislé čtení a zápis. Proto mohou být tyto pole vhodné pro implementaci rychlých LIFO, FIFO pamětí či RAM polí, které mají nezávislé čtení a zápis.

Pomocí signálů WRAD a RDAD se provádí adresování bloků 64x4 v této paměti, přičemž se užívají jen spodní 4 bity a vyšší se neužívají. Zapisuje se do paměti nebo se z ní čte pomocí 8-bitových vstupů WD resp. RD.

 

MultiPlex I/O moduly

Obr. 21 I/O moduly

Jedná se o přepínatelné vstupní/výstupní moduly pro piny, s volbou napěťového režimu. A to:

Tyto moduly prakticky oddělují jednotlivé I/O piny obvodu od logických modulů. Všechny obvody řady 42MX obsahují tyto moduly, které obsahují 3-stavový buffer se vstupem a výstupem řízený hladinou, které mohou být nastaveny jako vstupní či výstupní nebo obousměrné (pomocí C-modulu na vstupu či výstupu bufferu lze vytvořit obvod řízený hranou).

Vstupní a výstupní moduly mají také navíc funkci vypnutí těchto modulů (pak se nacházejí ve stavu vysoké impedance) v režimu low-power, při kterém může poklesnout spotřeba obvodu až na 100 A, co je výhodné zvláště při bateriovém provozu.

 

Spojovací struktura

Obr. 22 Schématické znázornění spojovací struktury

 

Tato řada využívá vertikálních a horizontálních spojovacích tras k propojení jednotlivých modulů uvedených výše. Maximální počet propojek, tzv. antifuse, v jedné jakékoliv cestě by měl být 4, což odpovídá sériovému odporu asi 4x25 ohmů. Horizontální trasy jsou složeny z množství linek propojující jednotlivé moduly v řadě (v kanálu). Vertikální cesty jdou vertikálně přes moduly a rozdělují se do 3 typů:

které jsou rozdělené na jeden či více segmentů. Každý segment vstupní cesty je uvažován jako vstup k jednomu modulu, každý segment výstupní cesty je uvažován jako výstup od jednoho modulu.

 

Rozvod hodin

Obr. 23 Schématické uspořádání sítě hodin

 

Řada 40MX má jednu globální síť distribuce hodinového signálu CLK, obvody řady 42MX mají dvě sítě hodin, označené jako CLK0 a CLK1. Každá síť má hodinový modul, pomocí něhož se nastavuje zdroj hodinového signálu.

Externí pin

Vnitřní zdroj

 

Za zmínku stojí také to, že obvod 42MX36 má kvadrantovou hodinovou síť. Kvadrantové hodinové signály mohou vzniknout z vnějšku nebo uvnitř pole a mohou být využity jako sekundární register clock, register clear nebo output enable.

 

Obr. 24 Kvadrantové hodiny obvodu 42MX36

 

 

Boundary Scan Testing (BST)

Testování pomocí IEEE Standart 1149.1 Boundary Scan Testing (BTS) Jde o standart, který je integrován v systému a slouží k testování už téměř naprogramovaného obvodu. Skládá se ze 4 linek: Test Data In (TDI), Test Data Out (TDO), Test Clock (TCK) a Test Mode Select (TMS). Součástka je propojená takto s řídícím zařízením (PC) a data jsou předávána pomocí TDI a TDO sériově.

 

Obr. 25 Význam signálů BST IEEE 1149.1

 

 

Více informací na http://www.actel.com