Axcelerator Family FPGA

 

Výkon

• 350+ MHz Systémová  frekvence

• 500+ MHz Vnitřní frekvence

• 700Mb/s přenosová rychlost I/O

• vstupní frekvence PLL 14 MHz až 200 MHz a výstupní 20 MHz až 1 GHz.

 

Kapacita

• až 2 miliony hradel

• až 684 I/O uživatelsky programovatelných I/O pinů

• až 10,752  Flip-Flopů

• až 295kbits vložené SRAM/FIFO

• technologie 0.15µm CMOS Antifuse Process ,7 kovových vrstev

 

Features

Velmi nízká spotřeba (Antifuse technologie - < 1W@200MHz)

• Nízký příkon díky 1.5V napětí jádra

• Přepínatelné napětí I/O  1.5V, 1.8V, 2.5V, 3.3V

• Podporuje I/O Standarty: LVTTL, LVCMOS, 3.3V PCI ,3.3V PCI-X, LVPECL a LVDS (kombinace až 14-ti standartů)

Nastavení rychlosti přeběhu u každého pinu zvlášť

• Programovatelná FIFO logika

In-system diagnostika (JTAG, Silicon Explorer II)

firemní software pro design

 

 

 

Opírá se o architekturu Actel AX, Axcelerator má několik systémových úrovňí jako např. vloženou SRAM s kompletní FIFO logikou, hodiny po úsecích, široké sběrnice a carry 2 bit logiku.

 

Součástky ASIC Axcelerator jsou založeny na " sea-of-modules " architektuře. Rozdíl oproti předešlým architekturám je umístění SRAM přímo u každého logického bloku, takže odpadnou dlouhé sběrnice vedoucí k okraji součástky.

 

 

 


 


 Axcelerator užívá Antifuse mezi dvěma horníma vrstvama Metal 6  a Metal 7

 

 

R – registrová buňka obsahuje flip-flop umožňující asynchronní clear a preset, možnost programové změny polarity hodinového signálu

C – kombinační buňka realizuje až 4000 kombinačních funkcí až z 5 ti vstupů, dále obsahuje carry logiku pro zvýšení účinnosti aritmetických operací

TX – vysílací buffer

RX – přijímací buffer

B – nezávislý buffer minimalizuje systémové zpoždění z rozvětvených sítí

 

Jeden cluster se skládá ze dvou C dvou TX a RX a jednoho R.

Dva clustery se označuji supercluster a obsahují navíc společný B.

 

 

Carry logika je 2 bitová:                                           

                                                                 Rozložení logických buněk pro danou velikost součástky:

 

 

Smaller Core Tiles má 3 vložené SDRAM, Regular Core Tiles má 4 vložené SDRAM

Jeden blok SDRAM má velikost 4,608 bits.

Možné kombinace pamětí jsou 128 x36, 256 x18, 512 x9, 1k x4, 2k x2 nebo 4k x1 bit.

Jednotlivé bloky mají oddělené read a write porty, které mohou být kombinovány s různými bitovými šířkami na každém portu.

Všechny SDRAM mají řídící FIFO jednotku, která není závislá na “Core“ logických modulech.

Jednotka FIFO je programovatelná v režimech např. ALMOST-EMPTY(AEMPTY) a ALMOST-FULL (AFULL). Bloky SRAM/FIFO se dají spojovat pro dosažení širší konfigurace.

 

 

Ukázka použití paměti - rozdělení na tři různé paměti:

Znásobení paměti pro získání více portů pro čtení (obsah pamětí je stejný):

 

Každý modul I/O se skládá z:

InReg – vstupní registr

OutReg – výstupní registr

EnReg – enable register

 

 

 

V nejnižší úrovni a mezi SuperClustery  jsou tři lokální  cesty: FastConnect, DirectConnect a CarryConnect

Propojky DirectConnect spojují výstup aktuálního elementu s kterýmkoliv vstupem sousedícího elementů. Zpoždění je 0.1 ns. Stejné zpoždění dosahují i CarryConnect.

Propojky FastConnect spojují horizontální cestu uvnitř Superclusteru.  Zpoždění je 0.4 ns.

 

 


 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 


          Ukázka možností PLL: