pASIC 1

Rodina pASIC 1 je založena na 0,65 mikronovém velkoobjemovém CMOS výrobním postupu. Zařízení se skládají z vysoce konfigurovatelných logických bloků tzv. logických buněk, dvouvrstvé sítě horizontálních a vertikálních kovových linek a patentovaných propojek ViaLink
v místě křížení vodičů, které umožňují propojení kterýchkoliv dvou buňek.

Logická buňka se skládá ze 2 6-ti vstupových hradel AND, 4 2 vstupových hradel AND, 3 multiplexerů 1 ze 2 a klopného obvodu typu D, který může sloužit i jako J-K, S-R a T typ. Více výstupů z buňky umožňuje automatickému place&route software využít buňku pro více nezávislých logických funkcí a tím zvýšit využití křemíku.
Lze sestavit jakoukoliv z Boolean funkcí 3 proměnných a některé funkce 14 proměnných se zpožděním jedné buňky, což představuje výhodu oproti jiným architekturám.
Dva nezávislé vstupy SET a RESET mohou být využity k asynchronnímu ovládání výstupu.

Obousměrná vstupně-výstupní buňka se skládá z 2-vstupového hradla OR zapojeného k pinu přes třístavový oddělovač. Výstup může být nakonfigurován jako aktivní v nule, aktivní v jedničce nebo jako invertující oddělovač s otevřeným drainem.

Vstupní buňka předává signály nebo jejich negaci logickým buňkám. Hodí se pro rozvod signálu na delší vzdálenosti.

Vstupní I/CLK buňka přivádí s nízkým zkreslením, nezávisle na vzdálenosti strom hodin, který se může připojit na hodiny, set nebo reset klopného obvodu.

Logická buňka byla optimalizována pro efektivní implementaci rychlé aritmetiky, čítače, datové cesty a logických funkcí. Propojky ViaLink poskytují stabilní, trvale naprogramované logické funkce s rychlostí čítače přes 150 MHz. Vnitřní zpoždění buňky má tato rodina nižší než 2 ns a kombinační zpoždění od vstupu k výstupu méně než 8 ns. To dovoluje obvodům pASIC 1 spolupracovat s nejrychlejšími procesory při daleko nižší spotřebě energie a plochy oproti PAL/GAL, CPLD a diskrétnímu obvodovému řešení.

Návrhy mohou být zadány do počítače použitím QuickWorks toolkit nebo nástroji 3. strany pro návrhový vstup, logickou syntézu a simulaci.

pASIC 2

Základní technologie je opět 0,65 mikronová CMOS s vrstvou polykrystalického křemíku a tentokrát 3 vrstvami kovových propojek. Jsou nadstavbou rodiny pASIC 1, což umožňuje snadný upgrade návrhu. Zařízení z rodiny pASIC 2 mají stejnou architekturu jako pASIC 3 QL3012 a QL3025 (viz pASIC 3). Buňky jsou konfigurovány a spojovány vertikálními a horizontálními kovovými linkami a ViaLink propojkami. Malé rozměry ViaLink propojek umožňují jejich umístění na kterémkoliv spojení. Díky 3 vrstvám kovu mohou být všechny propojovací a programovací prvky umístěny nad buňkami spíše než vedle nich. Nízký odpor naprogramovaných propojek a flexibilní buňky dělájí z těchto zařízení jedny z nejrychlejších FPGA. Rychlosti datových cest přesahují 225 MHz a čítače běží na frekvenci přes 200 MHz. Zpoždění uvnitř buněk je pod 2 ns a kombinační zpoždění od vstupu k výstupu je méně než 6 ns. Vstupně-výstupní buňky umožňují boundary scan and test.

Výhodou pASIC 2 je dále bezpečnost, stabilita a konfigurace bez načítání.

Software podporující rodinu pASIC 2 jsou 3 základní balíky.
Balík QuickWorks (na obrázku) poskytuje kompletní řešení od vstupu návrhu přes logickou syntézu, umístění a spojování logických bloků až po simulaci. QuickWorks obsahuje VHDL, Verilog, schématický, logický a smíšený vstup s rychlou a efektivní logickou syntézou implementovanou balíkem Synplicity Synplify Lite tool. QuickWorks poskytuje také funkční a časovou simulaci.
Balíky QuickTools a QuickChip jsou částmi QuickWorks a představují řešení pro návrháře, kteří používají software 3. strany. Vývojové protředky jsou tytéž i pro pASIC 3 jen místo balíku QuickChip je uveden balík QuickWorks ?Lite.

pASIC 3

Organizace logických buněk a RAM modulů

Zařízení rodiny 3 obsahují od 96 do 1 584 logických buněk v pravidelném dvourozměrném poli. Horizontální a vertikální kanály umístěné nad buňkami obsahují až 30 vodičů. Součástí každé z buněk je přednastavený registr a logika k implementaci nezávislého latch. Uživatel má tak k dispozici 3 nezávislé klopné obvody na 2 logické buňky. Protože každý vstupně-výstupní pin také obsahuje klopný obvod, je celkový počet klopných obvodů dán součtem počtu vstupně-výstupních pinů a počtu logických buněk násobeném 1,5.

Programovatelné prvky ViaLink

Programovatelné obvody implementují logické funkce definované zákazníkem propojováním logických buněk pomocí polovodičových spínacích prvků. Maximální rychlost je dána impedancí spínače jak v naprogramovaném stavu ON tak i ve stavu OFF.

U zařízení pASIC 3 se spínač nazývá ViaLink element. ViaLink element je propojka mezi 3. a 4. vrstvou kovu CMOS struktury se čtyřmi vrstvami kovu. Přímým spojením kov ? kov, které je výsledkem programování, je dosahována hodnota odporu pod 50 W, což je méně než 5 % odporu EPROM nebo SRAM a 10 % odporu dielektrické antipropojky. Kapacita nenaprogramovaného prvku ViaLink je také nižší než u těchto alternativních přístupů. Výsledná časová konstanta RC tak poskytuje až 2x vyšší rychlost než u starších technologií.

Na obrázku je naprogramovaná propojka s prvkem ViaLink. U běžných ASIC jako je hradlové pole jsou vrchní a spodní vrstva kovu v přímém kontaktu přes Wolframovou propojku. U programovatelných ASIC s prvkem ViaLink jsou vrstvy kovu původně odděleny vrstvou amorfního křemíku s odporem převyšujícím 1 GW. Napětí přiložené na propojku vytváří obousměrný vodivý spoj mezi 2. a 3. vrstvou kovu.

Struktura propojek

Zařízení QuickLogic pASIC 3 jsou vyrobeny konvenční vysokoobjemovou technologií CMOS. Základní technologie je 0,35 mikronová, CMOS s jednou vrstvou polykrystalického křemíku a čtyřmi vrstvami kovových propojek, jak je ukázáno na obrázku. Jediná odchylka od standardního výrobního postupu nastává při použití masky pro amorfní křemík k vytvoření prvků ViaLink mezi nanášením vrstev kovů.

Rozměry propojky ViaLink jsou tytéž jako rozměry standardní kovové propojky. Hustota rozmístění propojek ViaLink je omezena jen vzdáleností mezi kovovými vodiči. Výsledkem je čtyř- až šestinásobné množství programovatelných prvků na logické hradlo než u SRAM a FPGA. Navíc v budoucnosti ViaLink technologie snadno může zmenšit.

Pole logických buněk

Architektrura zařízení pASIC 3 se skládá z pole konfigurovatelných logických stavebních bloků, zvaných logické buňky, uložených pod sítí vodivých kovových kanálů podobných těm v hradlovém poli. Prvky ViaLink umístěnými v místě křížení vodičů lze naprogramovat připojení výstupu kterékoliv buňky ke vstupu kterékoliv jiné buňky.

Přesunutím všech propojek nad logické buňky se zmenšily velikosti pouzder na méně než polovinu oproti technologii se dvěma vrstvami kovu.

Zásluhou pravidelné a pravoúhlé struktury je nejen podobnost ve struktuře a chování obvodu, ale i mnohem menší citlivost rychlosti obvodu na změnu uspořádání.

Množství propojek dovoluje 100% automatické rozložení návrhu při použití 100% logických buněk a vstupně-výstupních pinů.

Logická buňka ukázaná na obrázku je víceúčelový stavební blok, který může implementovat většinu funkcí z knihoven pro TTL a hradlová pole. Buňka je stejná jako u rodiny pASIC 2, což umožňuje snadný upgrade. Byla optimalizována k zachování výhody rychlosti ViaLink propojek při zajištění logické flexibility. S více výstupy může buňka implementovat 1 rozsáhlou funkci nebo více menších logických funkcí současně. Funkce logických buněk je určena signálem přiváděným na vstupy hradel AND a multiplexerů. Propojky ViaLink umístěné na signálových vodičích svázaných se vstupy hradel hrají duální roli konfigurování logických funkcí buňky a propojování buněk navzájem.

Úplná pASIC 3 logická buňka se skládá ze 2 6-ti vstupových hradel AND, 4 dvouvstupových hradel AND, 6 multiplexerů 2 na 1 (3 navíc oproti pASIC 1) a jeden D klopný obvod s asynchronními ovladači set a reset. Buňka má 29 vstupů (včetně ovládací linky registru), což společně s velkou logickou kapacitou dává možnost implementace mnoha uživatelských funkcí se zpožděním jedné logické buňky. (např. 1 3-vstupový a 1 2-vstupový XOR)

Klopný obvod typu D může být také nakonfigurován tak, že poskytuje funkce typu T, J-K nebo S-R. Další klopné obvody mohou být sestaveny použitím multiplexerů. Obecně pro každé 2 logické buňky jsou k dispozici 3 nezávislé klopné obvody. Logická buňka se dobře hodí k návrhu vysokorychlostního stavového automatu, posuvných registrů, kodérů, dekodérů, aritmetmetické logiky, i různých čítačů.

Obrázek ukazuje některé z možných konfigurací logické buňky. Se stejnou rychlostí (asi za 2 ns) jsou impementovány jak složité funkce tak i mnohem menší částečné funkce. Do jedné logické buňky mohou být zabaleny související a nesouvisející funkce, což zvyšuje využití hradel.

Piny

Rodina pASIC 3 disponuje třemi odlišnými typy pinů. Jsou to dvousměrný vstupně-výstupní pin, vstupní pin a JTAG pin.

Dvousměrný pin může být naprogramován pro vstup, výstup nebo pro dvousměrnou činnost. Jak je vidět na obrázku, pin je spojen se vstupně-výstupní buňkou, která obsahuje dvouvstupové hradlo OR, třístavový výstupní oddělovač, vstupní oddělovač a vstupně-zpětnovazební registr. Hradlo OR dovoluje výstupní aktivní v logické 1 nebo v logické 0, nebo může být použita pro vysokorychlostní funkci OR nezávisle na vnitřních logických buňkách. Třístavový oddělovač umožňuje použití vstupně-výstupního pinu jako vstup nebo výstup.

Pro vstupní funkce mohou vstupně-výstupní piny poskytovat kombinační nebo registrovaná data zpět logickému poli. Když nejsou vstupně-výstupní piny použity, mohou být ovladače OE (output enable) trvale nastaveny na enable, aby mohly být registry vstupně-výstupní buňky využity pro registrovanou zpětnou vazbu zpět do logického pole.

Vstupní piny jsou speciální piny s nízkým zkreslením pro sítě. Každá vstupní buňka přidružená ke vstupnímu pinu může poskytovat součástce signál a jeho negaci kombinačně nebo signál přes registr.

JTAG piny podporují normu IEEE 1149.1a pro zajištění možnosti boundary scan. Boundary scan může být použit k testování propojení pinů a ke zjištění stavů vnitřních uzlů. Testovací data a příkazy jsou nejprve sériově nasunuty do součástky a pak jsou opět sériově vysunuty výsledky. V každé součástce rodiny pASIC 3 je věnováno JTAG 6 pinů a jsou nepoužitelné pro návrh.

Propojovací vodiče

V pASIC 3 zařízeních je poskytováno 5 typů spojů: segmentované vodiče, duální vodiče, expresní vodiče, quad vodiče a distribuované sítě. Segmentované vodiče běží svisle spojovacím polem, duální vodiče vodorovně. Segmentované a duální vodiče nízký odpor a kapacitu a jsou používány hlavně pro místní spoje. Přebíhají jednu až dvě logické buňky a potom je použit ViaLink element pro pokračování k dalšíbuňce nebo ke změně směru.

Expresní linky běží nepřerušeny přes celou délku součástky. Mají vyšší kapacitu, ale hodí se pro dlouhé spoje.

Quad vodiče jsou podobné segmentovaným vodičům v tom, že jsou používány pro místní spoje, ale na rozdíl od nich používají prvky ViaLink jen každou čtvrtou buňku. Hodí se tak pro implementaci středních délek vodičů.

Distribuované sítě, vybaveny mnoha oddělovači, jsou dobře distribuované spojovací struktury navržené tak, aby poskytovaly málo zkreslené signály pro rozvětvené sítě.

Software pro umístění a spojování nejen automaticky pospojuje návrh, ale také automaticky přiřadí signály typům vodičů tak, aby se zajistila optimální kombinace rychlosti a využití součástky.

Testy ukazují dlouhodobou spolehlivost kombinované struktury CMOS s prvkem ViaLink.

Zpoždění signálu závisí na spojení, kapacitě zátěže, napájecím napětí, teplotě přechodu a výrobní odchylce.

pASIC v CCD kamerách firmy SONY