Příklad použití VHDL

Popis ve VHDL jazyce se dělí na dvě základní části, kterými jsou entity declaration a architecture body. Deklarace entity představuje jakési rozhraní pro komunikaci dané entity s okolím a architecture body již reprezentuje vnitřní popis entity (chování, struktura, atd.).

-- VHDL kód pro hradlo AND-OR-INVERT

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity AOI is
port
(
    A, B, C, D : in  STD_LOGIC;
    F          : out STD_LOGIC
);
end AOI;

architecture V1 of AOI is
begin
    F <= not ((A and B) or (C and D));
end V1;

-- konec VHDL kódu

Nyní popis předcházejícího kódu