Souèástky APEX 20K

Úvod
Je to první prùmyslová PLD souèástka, která podporuje integraci celého systému na jednom èipu.
· MultiCore architektura, tvoøená LUT logikou, logikou souèinového termu a vestavìnou pamìtí
· Vestavìný systémový blok ESB obsahující logiku souèinového termu, který je vhodný pro implementaci kombinaèních funkcí
· LUT logika pro registrové funkce
· ESB, pouzitý pro tvorbu pamì?ových funkcí, vèetnì FIFO bufferù, dvouportových RAM a pamìtí CAM - pamìtí s adresací obsahem

Hustota integrace
· 100 000 az 1 milion hradel
· Az 38,400 logických elementù
· Az 327,680 bitù RAM, které lze pouzít bez jakékoliv redukce logických funkcí
· Az 2,560 makroèlánkù zalozených na souèinových  termech

Navrzen pro nízkopøíkonová zaøízení
· Napájecí napìtí 1.8 a 2.5 V
· Technologie MultiVolt, podporující spolupráci se souèástkami s napájením 1.8, 2.5 a 3.3 V
· ESB nabízející naprogramování PowerSave módu

Pruzné vedení obvodu hodinového kmitoètu s mozností fázového závìsu
· Vestavìný  strom obvodu hodinového kmitoètu s velice malou ztrátou strmosti
· Az 8 globálních hodinových signálù
· Schopnost ClockLock, která snizuje zpozdìní a sikmost hodinových signálù
· Schopnost ClockBoost, umozòující násobení hodinového kmitoètu
· Schopnost ClockShift umozòující programování fázového i èasového zpozdìní

Výkonné I/O funkce
· Vyhovují specifikacím pro PCI Local Bus, umí 3.3 V na 33 a 66 Mhz a 32 nebo 64 bitù
· Obousmìrné I/O funkce pracující do kmitoètu 1/(tco+tsu) az 243 Mhz
· Pøímé propojení I/O pinù na lokální propojky, které umozòují velice krátké èasy pøístupu k logice
· Technologie MultiVolt pro spolupráci souèástky se souèástkami s napájením 1.8, 2.5 a 3.3 V
· Programovatelná svorka pro Vccio
· Samostatnì ovladatelný signál OE tøístavového I/O pro kazdý pin
· Programovatelná rychlost pøebìhu pro omezení spínacího rusení
· Podpora pro vylepsené I/O standardy, vèetnì LVDS = nízkovoltový diferenèní digitální signál, SSTL-3 a GTL+
· Podpora pro hot-socketing
· Moznost zatahání za nozièku pøed a bìhem konfigurace

Vylepsená struktura propojek
· Ètyøúrovòová hierarchická propojovací struktura FastTrack, umozòující tvorbu rychlých propojek s pøesnì definovatelným zpozdìním
· Vyhrazený carry øetìz, který lze pouzít pro aritmetické funkce jako napø. rychlé sèítaèky, èítaèe a komparátory. Tento øetìz je automaticky vytvoøen návrhovým systémem
· Vyhrazený kaskádní øetìz pro nìkteré speciální logické funkce. Opìt je tvoøen sám pomocí software
· Sí? mezilehlých propojek umozòující propojení kazdého logického prvku LE s dalsími 29

Rozsíøená volba pouzdra
· Jsou dostupné v pouzdrech se 144 az 1,020 vývody
· Pouzití pouzder FineLine BGA maximálnì setøí místo na desce

Lepsí softwarová podpora
· Podpora pro automatický návrh systémem Altera Quartus. Pracuje na systémech PC, Sun SPARC a HP 9000 série 700/800.
· Altera MegaCore funkce, Altera MegaFunction Partners Program atd. viz katalogový list

Celkovy popis
        Souèástky APEX 20K jsou první souèástky navrzené systémem MultiCore. Tento systém sdruzuje moznosti LUT logiky, souèinovì termové logiky a moznosti vestavìné pamìti. LUT umozòuje optimální tvorbu datových tras, registrù, matematických nebo DPS návrhù. Souèinovì termová logika je optimalizována pro komplexní kombinaèní logiku. Tyto dva typy logiky pøi souèasné moznosti pouzití vestavìné pamìti s moznostmi Altera MegaFunctions a MegaCore dìlá z tìchto souèástek souèástky pro návrh celého systému na jednom èipu. Systémy, které døíve musely být konstruovány pomocí souèástek LUT, ESB a souèinových termù a pamìtí jsou dnes schopny pracovat celé jen na jednom èipu APEX 20K.
        Souèástky série APEX 20KE (tedy série s doplnìním E na konci jména) mají nìkterá rozsíøení oproti standardním APEX 20K. Mají vylepsenou podporu I/O standardù, CAM, pøidané piny hodin, lepsí obvod rozvodu hodinového signálu a kromì toho rozsiøují moznosti APEX 20K az na 1 milion hradel.
        U vsech souèástek APEX 20K jsou provádìny testy správnosti zapouzdøení. Není proto tøeba jiz tuto kontrolu dodateènì provádìt testovacími polynomy a návrháø se mùze plnì soustøedit na ladìní systému. Návrháø také nepotøebuje zádné dalsí vybavení pro práci na rùzných systémech ASIC. Souèástky APEX 20K mohou být konfigurovány pøímo na desce. Konfigurují se pøi zapnutém systému pomocí speciální konfiguraèní souèástky Altera nebo se o konfiguraci postará sám nìjaký jiný konfiguraèní øadiè. Altera nabízí ISP pomocí konfiguraèních souèástek standardu EPC2, které konfigurují souèástky pomocí sériového datového toku. K tomu jestì APEX 20K obsahují rozhraní , umozòující programování pomocí poèítaèe a to pomocí sériového i paralelního rozhraní. Lze zvolit i zpùsob komunikace mezi asynchronním a synchronním. Dalsí mozností, jak nakonfigurovat souèástky APEX je pøistupovat k nim jako k virtuální pamìti a takto je jednoduse programovat pomocí standardních zaøízení.
        Poté, co je souèástka nakonfigurována, lze ji pøekonfigurovat tak, ze ji resetujete a poté do ní natáhnete nová data. Rekonfiguraci lze provádìt i v reálném èase za provozu souèástky pomocí speciálních mechanizmù.
        Souèástky APEX 20K mají také bohatou výbavu týkající se vývoje. Podporuje je vývojový systém Altera Quartus. Je to jednoduchý systém, který umí návrh ze schématu nebo HDL, kompilaci, logickou syntézu, plnou simulaci a èasovou analýzu nejhorsího pøípadu. Dále umozòuje analýzu SingleTap a samozøejmì konfiguraci souèástky. Quartus také podporuje spolupráci s knihovnami z jiného systému a lze jej pouzít tedy jen jako zaøízení pøizpùsobující návrh pøímo souèástce APEX 20K.


Popis funkce
        Jak jiz bylo øeèeno, souèástky APEX 20K obsahují logiku LUT, souèinovì termovou logiku a pamì? na jednom èipu. Signálové propojky a to jak vnitøní, tak vývody na piny jsou tvoøeny technologií FastTrack, coz je série rychlých, spojitých datových kanálù, které vedou napøíè horizontálnì i vertikálnì celou souèástkou. Kazdý I/O pin je pøivádìn do I/O èlánku - IOE. Ten je umístìn na konci kazdé øady a sloupce propojky FastTrack.

        Kazdý IOE obsahuje obousmìrný I/O buffer a registr, který mùze být pouzit jako vstupní nebo výstupní. Dá se tedy pouzít pro vstupní, výstupní i obousmìrné signály. Jestlize pin vyhradíte pro vstup hodinového signálu, pak se samozøejmì chová jinak. IOE umozòují mnoho funkcí. Napø. 3.3 V na 66 Mhz pro PCI sbìrnice, podporu JTAG BST, øízení doby pøebìhu, tøístavový buffer a dalsí. Souèástky APEX 20KE potom dále jestì 1.8V a 2.5V I/O operace, LVCMOS, LVTTL, LVDS, GTL+, SSTL-2, SSTL-3, HSTL, CTT a 3.3V AGP.
        Blok ESB mùze tvoøit spoustu pamì?ových funkcí, vèetnì CAM, RAM, dual-port RAM, ROM a FIFO. Vestavìní pamìti pøímo do matrice èipu zvysuje výkon a snizuje velikost matrice ve srovnání se systémy s distribuovanou pamìtí.  Nadbytek ESB lze dále pouzít k tvorbì jakkoli velkých pamì?ových blokù rùzné velikosti i síøky slova tak jak to navrhovaný systém vyzaduje.
        Souèástky APEX 20K umozòují vyhradit 2 piny pro hodiny a 4 dalsí piny pro ovládání øídicích funkcí registrù IOE. Pro rozvod tìchto signálù se pouzívá speciálních tras pro dosazení co nejlepsích parametrù. Ètyøi vyhrazené vstupy mohou øídit 4 globální signály.  Tyto globální signály mohou být také øízeny vnitøní logikou, coz zajis?uje ideální øesení pro dìlièe hodinového kmitoètu nebo vnitønì definované èistì asynchronní signály. APEX 20KE dále nabízí dalsí 2 hodinové piny a tím jejich poèet vzroste az na 4.


Struktura MegaLab
        Souèástky APEX 20K jsou konstruovány pomocí série MegaLAB struktur. Kazdá tato struktura obsahuje 16 blokù logického pole (LAB), jeden ESB a MegaLAB propojky, které rozvádí signál skrz strukturu MegaLAB. V souèástkách APEX 20KE je tìchto LAB v MegaLAB jestì o osm více. Signály jsou vedeny propojkami FastTrack. Dále mùze být okraj  LAB spojen s I/O pinem pøímo pomocí lokální propojky.

Blok logického pole
        Kazdý LAB se skládá z deseti logických elementù (LE), jejich pøiøazených carry a kaskádních øetìzù, øídicích signálù a lokálních propojek. Lokální propojky pøenásejí signály mezi LE ve stejném nebo sousedním LAB, IOE nebo ESB. Quartus kompilátor sám zajistí aby související èásti logiky umístil blízko sebe tak, aby je bylo mozno propojit rychlými lokálními propojkami a tak byl zajistìn optimální výkon systému.
        Souèástky APEX 20K pouzívají mezilehlé LAB struktury. To umozòuje kazdému LE ovládat dvì oblasti lokálních propojek. Tato schopnost minimalizuje pouzívání MegaLAB FastTrack propojek a tím umozòuje vìtsí výkon a pøizpùsobivost souèástek navrhovanému systému. Kazdý LE mùze ovládat dalsích 29 LE pøes rychlé lokální propojky.
        Kazdý LAB obsahuje vyhrazenou logiku pro ovládání øídicích signálù k jejímu LE. Øídicí signály zahrnují hodiny, povolení hodin, asynchronní vymazání, asynchronní preset, asynchronní load a totéz jestì synchronnì. Souèasnì je mozno pouzívat maximálnì sesti øídicích signálù. I kdyz jsou signály synchronní clear, preset a load pouzívány pøedevsím pro èítaèe, lze je samozøejmì pouzít i v jiných funkcích.
        Kazdý LAB mùze pouzívat 2 signály hodin a dva signály povolení hodin. Vsechny signály hodin a povolení hodin jsou vzájemnì propojeny. LE se stejnými hodinami, ale s jiným povolením hodin buï pouzívají oba hodinové signály v jednom LAB nebo jsou umístìny do rùzných LAB.
        Jestlize pouzíváte obì hrany hodinového signálu v jednom LAB, je tøeba pouzít obou hodinových signálù do nìj pøivedených.
        Øídicí signály týkající se jednoho LAB mohou být generovány z LAB lokální propojky, globálních signálù a vyhrazených hodinových pinù. Malé vlastní zkreslení hran u propojek FastTrack je pøedurèuje pro pouzití pro rozvod hodinového kmitoètu.