Altera FLEX
 

Základní rozdìlení:

FLEX 6000:

Základní charakteristiky:


Architektura:
 Tzv. ,OptiFLEX" architektura obvodu FLEX 6000 se na nejnizsí úrovni skládá z logických elementù (LEs). Strukturu tohoto základního bloku ukazuje obr.1.

Programovatelný registr mùze být konfigurován jako D, T, JK nebo SR klopný obvod. Hodinový signál a signál CLRN mùzou být øízeny globálními signály, signály I/O pinù nebo výstupními signály vnitøní logiky. Pro aplikaci kombinaèní logiky je zde zapojen vnìjsí okruh (bypass), který vyøazuje registr z funkce. Výstup logického elementu mùze být zapojen na normální vnitøní spoj (local interconnect) nebo na vysokorychlostní spoj (Fast Track Interconnect).
 Jednotlivé logické elementy jsou øazeny po deseti do blokù logických polí (Logic Array Block). Ty kromì LEs obsahují jestì øídící logické signály a lokální vnitøní spoje (LAB Local Interconnect). Struktura LAB je na obr.2.

Celkovou strukturu architektury OptiFLEX ukazuje potom obr.3.

FLEX 8000:

Základní charakteristiky:
 

  •  Programovatelné CMOS hradlové pole s vysokou hustotou, nízkou cenou bohaté na registry
  •  Od 2500 do 16000 pouzitelných hradel (viz. tab.1)
  •  Od 282 do 1500 registrù
  •  Rekonfigurace pomocí externích konfiguraèních pamìtí nebo inteligentního kontroleru
  •  Zabudovaný tzv. ,JTAG boundary-scan test" podle standardu IEEE 1149.1-1990
  •  Tzv. ,FastTrack" struktura vnitøního spojení pro krátké, pøedem definované zpozdìní vnitøních signálù
  •  Carry øetìzy pro implementaci nìkterých aritmetických funkcí (sèítaèky, èítaèe apod.)
  •  Kaskádní øetìzy pro implementaci rychlých logických funkcí, automaticky vyuzívané megafunkcemi
  •  Softwareová podpora designu prostøednictvím vývojových systémù MAX+PLUS II a Quartus
  •  Nìkolik velikostí pouzder s rùznými poèty I/O pinù (viz. tabulka 2)

  • Ke vstupu designu mùze být kromì výse zmínìných programù pouzito napø. EDIF 200 a 300 netlist souborù, knihovny parametrizovaných modulù (LPM), jazykù Verilog HDL a VHDL, èi dalsích nástrojù od firem jako jsou Cadence, Exemplar logic, Mentor Graphics, OrCAD, Synopsys, Synplicity a VeriBest.



    Architektura:
     Základní logický element LE je stejný jako u FLEX 6000, platí u nìj i stejné popisy. Strukturu bloku logických polí popisuje obr4.

    Kazdý LAB se skládá z osmi logických elementù (LE), jim pøidìlených kanálù pro kaskádní a carry signály a vnitøního lokálního propojení (LAB interconnect). Kazdý blok poskytuje ètyøi øídící signály, z nichz dva mohou být pouzity jako hodinové signály a dva jako nulovací a nastavovací vstupy. Mohou být vedeny z I/O pinù, z vnitøní logiky pøes lokální propojení nebo ze vstupních pinù.
    Typické pouzití vstupních pinù je pro globální hodinové signály, globální nulovací èi nastavovací signály, protoze poskytují synchronní øízení s velmi malým zpozdìním. FLEX 8000 dovoluje pouzít az 4 globální signály. Celkovou strukturu architektury FLEX 8000 ukazuje obr.5.

    FLEX 10K:
    Základní charakteristiky:

  •  Programovatelné hradlové pole pro implementaci megafunkcí, pamìti a speciálních logických funkcí
  •  Vysoká hustota - od 10 000 do 250 000 hradel (viz tab. 1 a 2), více nez 40 960 bitù RAM, 2 048 bitù v jednom    EAB (Embedded Array Block), které mohou být vsechny vyuzity bez redukce kapacity logiky.
  •  Nízká spotøeba (typicky ménì nez 0,5 mA ve standby módu)
  •  Zabudovaný tzv. ,JTAG boundary-scan test" podle standardu IEEE 1149.1-1990
  •  Vyrábí se s rùznými hodnotami napájecího napìtí (5,0 V nebo 3,3 V)
  •  Rekonfigurovatelné pomocí konfiguraèní pamìti, inteligentního kontroleru nebo JTAG portu
  •  100% funkèní testování - není potøeba testovacích vektorù
  •  Tzv. ,FastTrack" struktura vnitøního spojení pro krátké, pøedem definované zpozdìní vnitøních signálù
  •  Vsechny I/O piny jsou tøístavové
  •  Individuální tøístavový output enable pro kazdý pin
  •  Periferní registr pro rychlý ,setup time" a krátké zpozdìní výstupních signálù od vstupních hodin
  •  Dodávané v pouzdrech od 84 do 600 pinù
  •  Softwareová podpora designu prostøednictvím vývojových systémù MAX+PLUS II a Quartus

  •  Ke vstupu designu mùze být kromì výse zmínìných programù pouzito napø. EDIF 200 a 300 netlist souborù,  knihovny parametrizovaných modulù (LPM), jazykù Verilog HDL a VHDL, èi dalsích nástrojù od firem jako jsou Cadence, Exemplar logic, Mentor Graphics, OrCAD, Synopsys, Synplicity, VeriBest a ViewLogic.



    Architektura:
     Struktura logického elementu je na obrázku 6. Nejvìtsím rozdílem od pøedchozích obvodù je patrnì v moznosti pøipojit jak lokální vnitøní propojení (LAB Local Interconnect), tak i rychlé propojení (Fast Track Interconnect).

    Logické elementy jsou po osmi slozeny do blokù logických polí LAB. Opìt jsou zde ètyøi øídící signály, pro které platí to samé jako u FLEX 8000.

    Na rozdíl od FLEX 8000 má FLEX 10K implementován blok pevnì zasazeného pole (Embedded Array Block), který obsahuje blok pamìti, jenz se mùze vyuzít napø. k implementaci velmi rychlé logiky nebo k implementaci synchronní pamìti RAM. Odpadá tím nevýhoda asynchronní pamìti, která pro svou èinnost potøebuje signál WE. Tento signál si synchronní pamì? generuje sama, navíc synchronizovaný s globálním hodinovým signálem. Globální hodinové signály mohou být opìt az ètyøi. Pokud se EAB pouzívá jako RAM, mùze být konfigurován do následujících velikostí:
    256 x 8, 512 x 4, 1 024 x 2, 2 048 x 1 bitù. Vìtsí bloky RAM lze vytváøet kombinací blokù více EAB. Strukturu EAB ukazuje obr. 8.

    Celkovou strukturu obvodu FLEX 10K ukazuje obr. 9. Jak je vidìt skládá se z osmi LAB a dvou EAB.

    Zvlástním pøípadem FLEX 10K je programovatelné hradlové pole FLEX 10KE. Pro tento obvod jsou charakteristické zejména následujícími údaje:

  •  Moznost implementace dual - portové RAM
  •  O 30 000 do 200 000 hradel
  •  Více nez 98 304 bitù RAM
  •  4 096 bitù RAM v kazdém EAB
  •  Interní napájení 2.5 V
  •  Externí napájení (I/O piny) 2.5 V, 3.3V nebo 5 V
  •  Dodává se v pouzdrech od 144 do 672 pinù

  • Kromì tìchto splòuje navíc vsechny dùlezité vlastnosti pøedchozích obvodù.


    Hlavní výhodou oproti FLEX 10K je jednoznaènì moznost volby mezi Single Port RAM a Dual Port RAM. Zapojení FLEX 10KE v obou módech ukazují následující obrázky.