Rodina ULTRA37000™ CPLD  


Základní vlastnosti     Architektura obvodů Ultra37000     Přechod od Flash370i k Ultra37000     Programovací rozhraní     Boundary Scan


Základní vlastnosti

V systému přeprogramovatelné CMOS CPLD
 - JTAG rozhraní pro nakonfigurování
 - Změny návrhu nezpůsobují změny v rozložení pinů
 - Změny návrhu nezpůsobují změny časování

Vysoká hustota
 - 32 až 512 makrobuněk
 - 32 až 264 I/O pinů
 - Pět určených vstupů, včetně čtyř hodinových

Vysoká rychlost
 - tpd = 5ns
 - ts = 3ns
 - tco = 4ns

Jednoduché časování
 - Žádné zpoždění na expandérech
 - Žádné přídavné zpoždění na spojovací matici

3.3V a 5V verze
 - Stejné rozložení vývodů u 3.3V i 5V verzí

Kompatibilní s PCI (díky tomu,že I/O piny nejsou stahovány k Vcc0)

Programovatelná funkce bus-hold na všech I/O pinech

Inteligentní rozdělovač výstupních termů
 - 0 až 16 temů na libovolné makrobuňce
 - Individuálně nastavitelné řízení termů
 - Sdílení termů pro okolní buňky

Flexibilní časování
 - 4 synchronní hodinové vstupy
 - Hodinový výstupní term
 - řízení polarity hodin pro každý logický blok

Široká paleta pouzder
 - 44 až 400 vývodové PLCC, CLCC, PQFP, TQFP, CQFP,BGA a Fine-Pitch BGA


Úvod

        Rodina obvodů Ultra37000 poskytuje široké možnosti pro aplikace, vysokou rychlost a pružnost při návrhu logických obvodů v technologii vysokohustotních CPLD. Její architektura je založena na logických blocích vzájemně spojených pomocí programovatelné spojovací matice PIM (Programmable Interconnect Matrix). Každý logický blok zahrnuje svoje vlastní pole výstupních termů, rozdělovač výstupních termů a 16 makrobuněk. PIM spojuje logické bloky se vstupními signály a s výstupy z jiných logických bloků.

        Všechny obvody řady Ultra37000 jsou elektricky mazatelné a umožňují přeprogramování v systému funkce (ISR). To zjednodušuje návrh i výrobu zařízení.

        Firma Cypress implementuje funkci ISR pomocí sériového rozhraní JTAG. Jako vstup, resp. výstup se používají pin TDI a TDO. Rozhraním JTAG disponuje celá rodina a je kompatibilní s PCI Local Bus. Všechny prvky řady Ultra37000 disponují funkcí bus-hold na všech I/O pinech.
 

Napájecí napětí

Ultra37000 5.0V

        Obvody s 5V napájením podporují vstupně/výstupní úrovně 5V nebo 3.3V. Připojené Vcco umožňuje spolupráci s 3.3V i 5V sběrnicemi. Připojením 5V uživatel zajistí TTL úrovně na výstupu. Pokud je pin Vcco připojen na napětí 3.3V,výstup dodržuje úrovně 3.3V standardu JEDEC pro CMOS a je "tolerantní" k 5V.
        Tyto obvody vyžadují pro ISR programovací napětí 5V.

Ultra37000V 3.3V

        Obvody s 3.3V napájením vyžadují Vcco připojené k  3.3V. Tyto součástky pracují s menší spotřebou. Výstup dodržuje úrovně 3.3V standardu JEDEC pro CMOS a je "tolerantní" k 5V.
        Tyto obvody umožňují pro ISR použít programovací napětí 3.3V.

Základní vlastnosti pětivoltové řady jsou shrnuty v přehledných tabulkách.

Zpět na obsah


Architektura obvodů rodiny Ultra37000
 

Programovatelná spojovací matice PIM

        Programovatelná spojovací matice PIM je kompletní spojovací matice pro signály z I/O pinů a zpětné vazby od logických bloků. Vstupy matice PIM jsou všechny I/O piny, určené vstupní piny a zpětné vazby od makrobuněk všech logických bloků. Počet vstupů matice roste s počtem pinů a počtem logických bloků. Výstupy matice jsou signály k příslušným logickým blokům. Každý logický blok příjímá 36 vstupů od PIM a jejich doplňků, to umožňuje implementaci 32-bitové funkce v jedné signálové cestě. Velký počet vstupů do jednoho logického bloku přispívá k velkým propojovacím možnostem součástky.
        Důležitou vlastností matice PIM je její jednoduché časování. Zpoždění dané průchodem signálu přes matici je již zahrnuto v časových specifikacích pro každý obvod. Není tedy nutno uvažovat nějaké přídavné zpoždění způsobené průchodem signálu přes PIM. Výsledkem je: zpoždění není závislé na průběhu spoje. Nejhorší hodnoty PIM zpoždění jsou už v katalogových údajích Ultra37000 uvažovány.
        Spojování signálů přes PIM je pro uživatele kompletně "neviditelné". Celý proces je prováděn softwarovými prostředky - ruční propojování není nutné. Návrhový systém Warp™ a podobné programy od jiných výrobců automaticky vytvoří návrh propojení v časech max. řádu minut. Bohaté spojovací možnosti rodiny Ultra37000 umožňují dolaďovat zapojení logických obvodů a současně zachovat původní přiřazení vývodů.

 

Blokové schéma součástky rodiny Ultra37000

Logický blok

        Logický blok je základní stavební prvek architektury Ultra37000. Zahrnuje pole výstupních termů, rozdělovač výstupních termů, 16 makrobuněk a I/O buňky. Počet vstupně/výstupních buněk závisí na konkrétní součástce.

Logický blok Ultra37000
 

Pole výstupních termů (Product Term Array)

        Každý logický blok obsahuje programovatelné pole výstupních ternů  (PTA) formátu 72 x 87. Do každého vstupuje 36 výstupů z PIM, které vycházejí z I/O pinů a ze zpětných vazeb. Každý vstupní signál má verzi log. 0 (Low) a log. 1 (High), tedy je vytvořeno 72-prvkové vstupní pole. Výstupem je 87 termů, které mohou být v poli vytvořeny z libovolných vstupů. Z 87 výstupních termů je 80 pro obecné použití v 16 makrobuňkách logického bloku. Čtyři ze sedmi zbývajících výstupních termů jsou output enable (OE) výstupní termy. Každý z nich může řídit až 8 ze 16 makrobuněk a je vybratelný v jednotlivých makrobuňkách. První dva  OE výstupní termy jsou dostupné pro horní polovinu I/O makrobuněk logického bloku, druhé dva pro dolní polovinu.Jinými slovy, každá I/O buňka si pro řízení výstupního bufferu může vybrat jeden ze dvou OE výstupních termů. Další dva výstupní termy v každém logickém bloku jsou určeny pro asynchronní set a asynchronní reset. Poslední výstupní term je hodinový. Set, reset, OE a hodinový výstupní term mají řízení polarity pro vytvoření OR funkce v jedné cestě přes pole.

Režim nízké spotřeby

        Každý logický blok může pracovat v rychlém módu (high-speed mode) pro dosažení vysokého výkonu  nebo módu malé spotřeby (low-power mode) pro úsporu energie. Nastavení módu pro každý blok provádí uživatel.
 

Rozdělovač výstupních termů (Product Term Allocator)

        Pomocí PTA software podle potřeby rozděluje výstupní termy mezi 16 makrobuněk logického bloku. Celkem je v jednom bloku k dispozici 80 výstupních termů. PTA má dvě důležité vlastnosti: řízení výstupních termů a sdílení výstupních termů.

Řízení výstupních termů (Product Term Steering)

        Řízení výstupních termů je proces přidělování výstupních termů k makrobuňkám podle potřeby. V architektuře Ultra37000 jsou výstupní termy přidělovány podle individuálních potřeb. Například pokud jedna makrobuňka vyžaduje deset výstupních termů zatímco jiná pouze tři, PTA zajistí jejich přivedení. K libovolné makrobuňce jich může být přivedeno 0 až 16. Nulový počet výstupních termů je užitečný v případech, kdy je makrobuňka nepoužita nebo slouží jako vstupní registr.

Sdílení výstupních termů (Product Term Sharing)

        Sdílení výstupních termů je vlastnost, která umožňuje používat jeden term pro několik makrobuňek. Například, pokud více než jeden výstup má ve své funkci jeden nebo více výstupních termů, které jsou společné pro více výstupů, mohou být tyto termy naprogramovány jen jednou. Ultra37000 PTA umožňuje sdílení různých kombinací pro skupiny po čtyřech výstupních makrobuňkách. Návrhový software využívá této vlastnosti automaticky, bez nutnosti vstupu uživatele.

Poznámka: řízení výstupních termů a sdílení výstupních termů neovlivňuje rychlost výstupu. Nejhorší případy jsou už započítány v časových specifikacích obvodů.
 

Makrobuňka Ultra37000

        Každý logický blok obsahuje 16 makrobuněk. Ty mohou být buď I/O makrobuňky, které zahrnují I/O buňky spojené s I/O piny, nebo skryté makrobuňky, které nemají spojení s I/O piny. Konkrétní počty obou typů makrobuňek se liší pro jednotlivé součástky.

I/O a skrytá makrobuňka

Skrytá makrobuňka

        Skrytá makrobuňka se skládá z registru, který může být konfigurován jako kombinační, klopný obvod D, klopný obvod T nebo úrovní řízený latch. Registr může být asynchronně nastaven nebo resetován na úrovni logického bloku prostřednictvím zvláštních výstupních termů. Každý z nich má nastavitelnou polaritu. To umožňuje nastavování nebo resetování registru založené na funkci AND nebo OR. Časování registru je velmi flexibilní. Lze využít čtyři globální synchronní hodinové signály a výstupní hodinový term. Navíc každý hodinový signál má programovatelnou polaritu, takže registr může být  řízen sestupnou i náběžnou hranou. Polarita hodin se nastavuje na úrovni logického bloku. Skrytá makrobuňka může být nastavena také tak, aby pracovala jako vstupní registr (typu D nebo latch), jejíž vstup tvoří I/O pin náležející sousední  makrobuňce. Výstup všech skrytých makrobuněk jde přímo na matici PIM, bez ohledu na jejich konfiguraci.

I/O makrobuňka

        I/O makrobuňka podporuje všechny funkce jako skrytá makrobuňka a přidává I/O vlastnosti. Na výstupu je mux pro řízení polarity aktivního signálu (Low/High). To značně usnadňuje návrh logických obvodů. V architektuře Ultra37000 jsou zpětné vazby vedeny do matice PIM odděleně od signálů z I/O pinů. To znamená, že pokud je I/O makrobuňka použita jako skrytá (tedy jejím výstupem jsou jen zpětné vazby), příslušný I/O pin může stále být použit jako vstup.

Bus Hold funkce na všech I/O

        Bus-hold funkce, která je vylepšenou verzí rozšířeného řešení s vnitřními pull-up rezistory, je s pinem spojený redukovaný latch. Stejně jako latch udržuje bus-hold poslední stav pinu v době, kdy je pin ve stavu vysoké impedance a snižuje tak šum ve sběrnicových aplikacích. Dále je možno nevyužité piny nechávat nepřipojeny k desce obvodu, což může být užitečné při vývojových pracích, kdy se při připojování nových signálových cest k součástce nemusí odpojovat Vcc nebo GND.

Programovatelná strmost hran

        Každý výstup má vlastní konfigurační bit, který řídí nastavení rychlosti přeběhu. U obvodů, které mají splňovat emisní standardy FCC, se pomalými  náběhy impulsů dosahuje nízkého šumu. Obvody se strmými impulsy pak mohou dosahovat vysokých výkonů.
 

Časování

        Každá I/O a skrytá makrobuňka má přístup ke čtyřem synchronním hodinovým signálům (CLK0, CLK1, CLK2 a CLK3) stejně tak i k asynchronnímu výstupnímu termu PTCLK. Každá vstupní makrobuňka má přístup ke čtyřem synchronním hodinovým signálům.

Určené vstupní/hodinové piny

        Pět pinů je u rodiny Ultra37000 pevně určeno jako vstupní (input-only). Jsou dva typy vstupů: vstupní (input) a vstupní/hodinové (input/clock). Uživatel má na výběr ze čtyř variant vstupu: kombinační, registr, dvojitý registr nebo latch. V případě registrového nebo latch vstupu je k řízení použit jeden z hodinových vstupů.

Časování výstupním termem

        K synchronním hodinovým vstupům se u rodiny Ultra37000 přidává možnost použít k časování i asynchronní výstupní term. Ten je pro každý logický blok nezávislý a je dostupný pro všech 16 makrobuňek. Každý term má své řízení polarity.

Model časování

        Všechny zpoždění jsou uvažována jako nejhorší případy a výkon systému není ovlivněn použitými prostředky. Obrázek ilustruje skutečný časovací model pro 167-MHz součástku v rychlém režimu. Pro kombinační cestu mezi libovolným vstupem a libovolným výstupem je zpoždění 6.5 ns bez ohledu na množství použité logiky. Pro synchronní systémy je zpoždění na cestě k výstupní makrobuňce pro libovolný vstup 3.5 ns a zpoždění na výstup je 4 ns. Tyto hodnoty platí pro libovolný výstup a synchronní hodinový signál, bez ohledu na použitou logiku.

Časovací model pro CY37128


JTAG a PCI standard

PCI kompatibilita

        Pětivoltová řada součástek plně splňuje specifikace pro PCI Local Bus. Třívoltová také, s výjímkou stahování výstupního napětí k 3.3 V.

Kompatibilita s JTAG

        Rodina Ultra37000 má rozhraní JTAG (norma IEEE 1149.1) pro funkce Boundary Scan a ISR.

Boundary Scan

        Podporovány jsou instrukce Bypass, Sample/Preload, Extest, Idcode a Usercode.

Přeprogramování v systému (ISR)

        ISR je schopnost programovatelné součástky být přeprogramována přímo na desce plošných spojů. Je tak možno opravovat chyby předchozí verze konfigurace nebo přidávat nové funkce. V řadě případů je funkce ISR využíváno prostě jako pohodlného prostředku pro programování, kdy se omezí manipulace se součástkami na minimum a proces programování se urychlí.
        Funkce podporuje přeprogramování součástky při zachování rozložení pinů a použitého časování. Tedy změny "vnitřní" logiky při vývoji obvodu nebo provádění upgrade neznamenají nutnost změnit desku systému.

Zpět na obsah


Přechod od řady Flash370i k rodině Ultra37000
 

        Rodina Ultra37000 nahrazuje řadu Flash370i CPLD a poskytuje vyšší výkon a hustotu obvodů. Jsou přidány nové vlastnosti jako je funkce Boundary Scan, práce při napětí 3.3 V, individuální nastavování strmosti hran, možnost časování výstupním termem, režim nízké spotřeby a přeprogramování v systému s běžným napájecím napětím.
 

Kompatibilita řad Ultra37000 a Flash370i

        Ultra37000 je funkčně rozšířena oproti Flash370i na rozsah 32 až 512 makrobuněk. Pro ty obvody z rodiny Ultra37000, které překrývají řadu Flash370i (32 až 128 makrobuněk) je stejné rozložení pinů a pokud se nevyužívají přidané vlastnosti řady Ultra37000, jsou zařízení funkčně stejné. Obě řady používají shodný počet termů i způsob jejich  přidělování. Spojovací matice PIM je stejné konstrukce.

Porovnání rozhraní ISR rodin Ultra37000 a Flash370i

        Čtyřpinové ISR rozhraní je u obou řad stejné. Rodina Ultra37000 používá JTAG konvence  pro označení pinů (TDI, TDO, TMS a TCK), zatímco Flash370i má odlišná jména (SDI, SDO,SMODE a SCLK). Tento  rozdíl je způsoben tím, že Flash370i nepodporuje funkci Boundary Scan, i když jinak splňuje JTAG standard.

Piny JTAGen a ISRen

        Rozhraní ISR je poskytováno ve dvou módech: jednoduchém  (single-function) a duálním (dual-function). V prvním jsou piny rozhraní samostatné, ve druhém jsou sdílené s I/O piny.
        U řady Ultra37000 je funkce rozhraní vybrána přivedením log. 1 (High) na vstup JTAGen. Stejný účel má u rodiny Flash370i vstup označený ISRen. V tomto případě je však nutné přivést napětí 12 V, potřebné současně pro programování. Hodnoty log. 0 i 1 přepínají piny do režimu I/O.
        Na JTAGen je možno připojit větší napětí, než TTL úrovně, ale vstup  je pak chápán jako log. 1.
Tato vlastnost umožňuje vyměnit součástky Flash370i  a nahradit je Ultra37000. Ty součástky z řady Ultra37000, které mají pouze jednoduchý mód, pin JTAGen nemají a rozhraní  je u nich trvale dostupné.

Programování ISR

        Identické progrmovací rozhraní u obou řad umožňuje požívat stejný kabel, připojený na paralelní port PC.

Konverze z Flash370i na Ultra37000

        Pokud zařízeni s Flash370i používá piny s duální funkcí jako I/O, musí uživatel zajistit aby při záměně za Ultra37000 byl pin JTAGen připojen k log. 0 (Low), jinak by bylo aktivováno programovací rozhraní. Pro přednastavení duálních pinů do funkce I/O je  požit slabý pull-down odpor. Ten ve většinou stačí pro udržení JTAGen pinu ve stavu log. 0, problémy by mohly nastat, pokud se součástky obou řad používají na jedné desce současně a jsou vzájemně propojeny. Způsoby jak řešit takovéto případy jsou popsány v samostatném dokumentu.
        Existence pull-down odporů je důvodem, proč se u rodiny Ultra37000 udává parametr IJTAG (v případě součástek s duálními piny).

Bus-hold funkce

        Mezi oběma řadami jsou dva rozdíly. Prvním je skutečnost, že v době, kdy je na pinu JTAGen úroveň log. 1, jsou latch registry na pinech JTAG rozhraní odpojeny. Druhým rozdílem je, že součástky bez duální funkce nemají latch registry na pinech pro JTAG vůbec.

       Rodina Ultra37000 má programovatelný bit řídící povolení nebo zakázání funkce bus-hold. Hodnota log. 0 (Low) znamená její povolení. Oproti tomu součástky Flash370 tento bit nemají a řada Flash370i sice ano, ale jeho význam je opačný.

Zpět na obsah


Programovací rozhraní

        Pro řízení sekvence operací je podle specifikací standardu IEEE 1149.1 v obvodu implementován 16-ti stavový konečný automat - řadič rozhraní TAP (Test Access Port). Přenos se děje se vzestupnou hranou na TCK (Test Clock) a další stav určuje vstup TMS (Test Mode Select). Obrázek ukazuje vnitřní registry mezi vstupem TDI (Test Data Input) a výstupem TDO (Test Data Output).
 

Vnitřní registry ISR
Jsou to :    - adresový registr AR (Address Register),
                - datový registr DR (Data Register),
                - bypass registr BR (Bypass Register),
                - instrukční registr IR (Instruction Register),
                - řídící registr ISR (ISR Enable Register).

 

Instrukční registr má délku 6 bitů (u řady Flash370i čtyřbitový) a uchovává informaci o tom, která instrukce se bude provádět. Podporované instrukce a jejich kódy jsou uvedeny v tabulce.

Instrukční sada ISR rodiny Ultra37000
Kód Instrukce
000000  EXTEST
001100  ISR enable register
000101  Program / Shift AR
000011  Verify / Shift DR
001000  Bulk Erase Device
111111  Bypass

Adresový registr definuje, který řádek se bude programovat. Každý řádek obsahuje stovky a u součástek s vyšší hustotou i tisíce bitů. Které bity se budou programovat (nebo se nechají nenaprogramované) se určí podle "šablony"  nasunuté do datového registru. Programování se začíná naplněním AR a poté DR. Všechny bity v řádku se programují současně. Po naprogramování je do DR uložen stav všech bitů v řádku, je vysunut ven a porovnán s požadovaným výsledkem.

Řídící registr ISR je samostatný bit,  který musí být nastaven na hodnotu High dříve než proběhne jakákoliv ISR operace. Jeho nastavení na Low ISR přeruší.

Bypass registr, tvořený rovněž jedním bitem, slouží pro implementaci Bypass módu. V něm je součástka vyřazena z programovacího nebo testovacího řetězce a mezi  TDI a TDO piny je vsunut pouze tento registr.
 

Vysoká rychlost programování

Programování tisícovek bitů současně jedním programovacím pulsem významně zkracuje dobu potřebnou pro naprogramování součástky. K tomu přispívá i možnost programovat více zařízení spojených v ISR řetězci najednou.

Zpět na obsah


Boundary Scan

        Funkce hraničního testu (Boundary Scan) je metoda pro snadné testování integrovaných obvodů a desek s plošnými spoji. Základním prvkem této technologie je implementace buněk Boundary Scan a řadiče rozhraní TAP (Test Access Port) na čip integrovaného obvodu. Sériovým propojením vstupů a výstupů všech buněk do řetězce vzniká posuvný registr označovaný jako skenovací kanál. Skenovací kanál má několik režimů činnosti, prováděných podle instrukce uložené v instrukčním registru. Jeho délka není pevně určena a různých výrobců se může lišit. Rodina Ultra37000 používá 6-ti bitový instrukční registr. Standardem 1149.1 jsou dány tři povinné instrukce: BYPASS, SAMPLE/PRELOAD a EXTEST. Dále je definováno několik nepoviných instrukcí, které umožňují automatické vnitřní testování a identifikaci vlastního obvodu (INTEST, RUNBIST, IDCODE, USERCODE). Speciální instrukce pak jsou určeny pro programování a konfiguraci.
 
  Uspořádání obvodu s podporou pro Boundary Scan
 

Instrukce BYPASS vloží mezi vývody TDI a TDO jednobitový Bypass registr. Tím se zkrátí cesta sériového kanálu přes vybranou součástku a zrychlí se práce s rozsáhlými řetězci JTAG.

Instrukce SAMPLE/PRELOAD zachytí logické stavy jednotlivých vývodů do buněk Boundary Scan (s náběžnou hranou signálu TCK) a data jsou sériově vyčtena na výstupu TDO. Současně jsou do vstupu TDI zapisována data, která jsou na konci skenovací sekvence uložena do buněk a připravena pro testování v režimu EXTEST.

Instrukce EXTEST je obdobná instrukci SAMPLE/PRELOAD s tím rozdílem, že data uložená na konci skenovací sekvence do buněk jsou se závěrnou hranou TCK nastavena na testovaném výstupu obvodu. Tato instrukce umožňuje testovat propojení mezi obvody na desce plošného spoje.

Instrukce IDCODE vloží mezi vývody TDI a TDO registr IDcode. To umožňuje vyčtení jeho obsahu. Tato funkce je užitečná pro ověření "totožnosti" součástek a jejich správného umístění.

Podobnou funkci má instrukce USERCODE. V jejím případě se pracuje s registrem Usercode.
 

Instrukční sada pro Boundary Scan rodiny Ultra37000
Kód Instrukce
000000  EXTEST
000010 SAMPLE / PRELOAD
000100 IDCODE
000111 USERCODE
111111  BYPASS

 

Identifikace zařízení

        K identifikaci slouží identifikační registr IDcode (Device Identification Register) o délce 32 bitů. Obsahuje informace o verzi čipu (4 bity), popis typu součástky (16 bitů) a JEDEC identifikaci výrobce (11 bitů). Poslení bit (LSB-0) je nastaven na 1, aby měl opačnou polaritu, než má při inicializaci Bypass registr. Tuto podmínku předepisuje standard 1149.1 pro snadnou inicializaci řetězce. Popis identifikačního registru pro rodinu Ultra37000 je v tabulce.

Definice IDCODE registru
MSB-31  .   .   28  27. . . . . . . . . . . . . . .12   11  .  .  .  .  .  .  .  .  .  1  LSB-0
Verze (4 bity) Popis součástky (16bitů) Výrobní číslo (11 bitů)   1

IDCODE registr - popis součástky (Part Number Portion of the IDCODE Register) pro rodinu Ultra37000 CPLDs
Počet makrobuněk 
     a  I/O pinů 
Typ součástky 
       (4 bity) 
Počet makrobuněk 
        (6 bitů)
Počet I/O pinů 
      (6 bitů)
32/32  1X00  000010 000010
64/32  1X00 000100  000010
64/64  (0/1)X00  000100  000100
128/64  1X00  001000  000100
128/128  1X00 001000  001000
256/128  1X00  010000  001000
256/160  0X00 010000 001010
256/192  0X00  010000  001100
384/160  0X00  011000  001010
384/192  0X00  011000  001100
512/160 0X00  100000  001010
512/192  0X00  100000  001100
512/264  0X00  100000  010000

        Bity označené jako X jsou “don’t care bits”. Verze čipu je popisována číslem XX00 a zvyšuje se s každou zásadní změnou součástky. MSB bit v označení typu součástky je 1, pokud se jedná o součástky s duálními piny, poslední z této čtveřice bitů označuje napájecí napětí (1 znamená 3.3 V).

Usercode registr

        Jde o 16-bitový prázdný registr, volný pro potřeby uživatele (například pro verzi použitého JEDEC souboru). Podle standardu 1149.1 by měl být Usercode registr 32-bitový. Až na tento rozdíl splňují součástky rodiny Ultra37000 standard IEEE.
 
 

Testování desek plošných spojů metodou Boundary Scan

       Test DSP (desky plošných spojů) lze rozdělit na několik fází. První fází je diagnostika jednotlivých obvodů a současně test propojení rozhraní pro diagnostiku BST. Prověřování správné funkce obvodů může zahrnovat vyčtení identifikačního registru, zjištění počtu obvodů zapojených v rozhraní BST a kontrolu počtu buněk skenovacího kanálu.

        Druhou fází je generování testovacích vektorů a snímání jejich odezvy. Generování testovacích vektorů znamená nastavení logických hodnot (0 nebo 1) do buněk skenovacího kanálu. Logická úroveň je po průchodu testovaným vývodem a plošným spojem zachycena v příslušné buňce. Při generování testovacích vektorů musí tester znát parametry jednotlivých vývodů obvodu (vstup, výstup, obousměrný, třístavový) a s tím související počet a typ buněk skenovacího kanálu. Testery tyto parametry automaticky generují z tzv. souborů BSDL (Boundary Scan Description Language). Soubory BSDL jsou dodávány výrobci součástek a popisují uspořádání, typy a funkce buněk i obvodem podporované instrukce. Jednodušší testery používají metodu "pochodující 0", kdy tvůrce testu definuje pro každý vývod příznaky pro vyhodnocení testu. Při tomto testu se v každém kroku testu stimuluje do logické úrovně "0" pouze jeden testovaný vývod a ostatní testované vývody se ponechají ve třetím stavu nebo se stimulují do logické úrovně "1".

        Třetí fází je identifikace a lokalizace zjištěné chyby na testované desce. Jednodušší testery provádějí detekci chyb testovaných desek komparací se vzorovým souborem, který byl vytvořen jako odezva testu vzorové jednotky. Testery vyšší cenové kategorie umožňují automatické generování testovacích vektorů a jejich odezev ze znalosti obvodů osazených na DPS a výpisu souboru vytvořeného v některém ze systému CAD.
        Chyby detekovatelné technologií BST lze rozdělit na dvě skupiny:  - první skupina chyb zahrnuje zkraty se zemí, napájením a zkraty mezi vývody (tímto způsobem se detekují chyby v bezprostředním okolí jednotlivých obvodů),  - druhá skupina zahrnuje přerušené spoje a nepřipájené vývody (tyto chyby jsou detekovatelné mezi nejméně dvěma obvody). Jeden obvod provede stimulaci testovaného vývodu. Stimulovaný signál je po průchodu plošným spojem zachycen v buňce druhého obvodu.

        Test metodou BST je určen zejména pro testy DPS v digitální technice. Analogové obvody na plošném spoji je možné testovat na úrovni sepnutí tranzistoru či průchodem signálu rezistorem apod.
 

Závěrem lze shrnout základní přednosti technologie BST do následujících bodů:

 - bezkontaktní testování IO,
 - neomezený stupeň integrace a hustoty vývodů IO,
 - nízké náklady na testovací přípravky,
 - testování je převážně softwarovou záležitostí (méně nákladný provoz testeru),
 - bezpečnost testování (nehrozí mechanické zkraty sondami a elektrické zničení součástek zkraty),
 - možnost testování součástek s vývody BGA apod. (jiným způsobem netestovatelné),
 - interní test a identifikace obvodů,
 - test instalovaných a pracujících systémů,
 - test na vzdálených systémech,
 - možnost konfigurace součástek.
 

Zpět na obsah


Literatura:    37000.PDF    37000INT.PDF    JTAG.PDF                       Další informace naleznete na stránkách firmy   CYPRESS