ORCA ® Series 2 Field-Programmable Gate Arrays

ORCA jsou el. polem programovatelná hradlová pole firmy Lucent Technologies Inc. Zkratka ORCA znamená Optimized Reconfigurable Cell Array, tedy jakési optimalizované(co nejlépe využité) pole konfigurovatelných buněk.

 

Základní údaje:

 

Popis

Obvody ORCA série 2 jsou vylepšenou verzí ATT2C/2T architektury a mohou být navzájem zaměňovány a mají vzájemě kompatibilní bit stream. Obvody ORCA se skládají ze těchto základních prvků:

Pole buněk PLC je obklopeno buňkami PIC (Obr 1). Každá PLC obsahuje programovatelnou funkční jednotku(PFU, programmable function unit). Buňky PLC a PIC také obsahují propojovací systém a konfigurační RAM. Veškerou logiku zajišťuje PFU. Každá PFU obsahuje 4 16-bitové vyhledávací tabulky (LUTs, look-up tables) a 4 latche/klopné obvody (FFs, flip-flops).

PLC architektura poskytuje vyváženou směs logiky a propojek, což umožňuje vyšší využití hradel/PFU. Propojovací systém propojuje log. signály mezi PFU jednotkami a I/O nožičkami. Propojování v PLC je symetrické kolem horizontální a vertikální osy. To vylepšuje propojovací schopnosti - umožňuje to přivedení signálů z jakéhokoli směru.

Funkce obvodu je určena interní konfigurační RAM. Interní inicializační/konfigurační obvody natáhnou konfiguraci při zapnutí napájení nebo pod vlivem říícího systému. RAM je možno naplnit několika způsoby. Konfigurace může uchována v externí EEPROM, EPROM nebo ROM nebo jiného paměťového media. Sériové paměti ROM poskytují jednoduché, piny šetřící řešení, zatímco konfigurace v módu periferie a JTAG poskytují ISP(in-system programming).

 

Architektura

Obvody ORCA série 2 má jednotky PLC uspořádané v poli o 20 řádcích a 20 sloupcích. Jednotky PIC jsou umístěny na všech čtyřech stranách FPGA mezi jednotkami PLC a nožičkami obvodu.

Na Obr 1 jsou PLC značeny podle řádku a sloupce tak, že PLC ve 2. řádku a 3. sloupci je R3C2. Jednotky PIC jsou značeny podobně PT (top) a PB (bottom) podle řádků a PL (left) a PR (right) podle sloupců a následované číslem. Propojovycí systém a konfigurační RAM nejsou znázorněny, ale vertikální a horizontální mezikvadrantový propojovací systém(interquad routing) (hIQ, vIQ) je vyznačen.

 

Obr. 1   Pole buněk ORCA série 2

 

PLCs - programovatelné logické buňky
(programmable logic cells)

Programovatelná logická buňka (PLC)obsahuje:

Všechny PLC v poli jsou stejné. Na Obr. 3 je znázrněna PFU s 8-mi vnějšími 3-stavovými buffery, které jsou součástí každé PLC.

 

PFU - programovatelná funkční jednotka
(programmable function unit)

Programovatelná funkční jednotka (PFU) obsahuje:

PFU se používá pro logiku. Kombinační logika je vytvářena v tabulkách LUTs a sekvenční v latchech/klopných obvodech.

Každá PFU má 19 vnějších vstupů a 6 výstupů a může pracovat v několika režimech. Funkce vstupů a výstupů závisí na pracovním režimu.

Obr. 2   brány PFU

 

PFU má tyto vstupy/výstupy :

V každé PFU je navíc přítomen globální asynchronní set/reset signál (GSRN), který aktivní v nízké úrovni.

 

 

Obr. 3   Zjednodušené schéma PFU s 8-mi vnějšími 3-stavovými buffery

Je možné použít LUT a latche/FFs na sobě více či měně závisle. Např. registry REG[0:3] mohou být použity jako 4-bitový posuvný registr a LUT k detekci jednotlivých vrorků na registru.

 

LUTs - vyhledávací tabulky
(look-up tables)

Kombinační logika je zajišťována LUT tabulkami umístěnými v jednotce PFU, která je součástí jednotky PLC. LUT je paměť typu SRAM a může být použita jako read/write nebo read-only paměť.

LUT může být naprogramována tak, že pracuje v jednom ze tří různých módů::7

V závislosti na pracovním režimu (Tbulka 3.) může být LUT rozdělena do podtabulek. LUT(64-bit) obsahuje dvě 32-bitové půl-tabulky HLUTA a HLUTB. Každá půl-tabulka obsahuje ještě dvě 16-bitové čtvrt-tabulky QLUT3, QLUT2 (HLUTA) a QLUT1, QLUT0 (HLUTB). Znázorněno na Obr. 4.

Tulka 3   Pracovní režimy tabulky LUT

 

Obr. 4   Režim F4—4 funkce 4 vstup. proměnných

               

Obr. 5   Režim F5—2 funkce 5-ti vstup. proměnných

 

Obr. 9   Reižim ripple

            

Obr. 8   Režim F5M—1 funkce 6-ti vstup. proměnných

 

Obr. 12   Režim MA/MB—16 x 4 RAM

          

Obr. 13   Režim MA/F5—16 x 2 paměť a 1 fce 5-ti prom.

 

Obr. 14   Režim SSPM—16 x 4 synchr. single-port paměť

    

Obr. 17   Režim SDPM—16 x 2 synchr. duapl-port paměť

 

PLC propojovací systém

Propojovací systém se skládá ze soustavy spínačů a kovových propojek.

Obr. 21.   Jednoduchá ukázka inter-PLC propojek

 

Obr. 22   Inter-PLC propojky - ukázka propojení několika PLC

 

Vývojový systém ORCA Foundry propojí propojky automaticky. Interaktivní propojovací editor (EPIC) je také možné použít pro optimalizaci návrhu.

 

 

PICs - programovatelné vstupně/výstupní buňky
(programmable input/output cells)

Každá jednotka PIC spojuje 4 I/O nožičky a obsahuje:

Jednotky PIC neobsahují žádné uživateli přístupné logické prvky, jako například klopný obvod.

Funkce buňky I/O jsou programovatelné a jsou uvedeny v následující tabulce.

Tabulka 6.   Možnosti I/O buňky

 

Obr. 24.   Zjednodušená schémata
A. 2CxxA programovatelná I/O buňka (PIC)

                        

B. 2TxxA/OR2TxxB programovatelná I/O buňka (PIC)

 

PIC propojovací systém

Propojovací systém PIC je naržen tak, aby propojovat efektivně 4-bitové sběrnice. Npř. libovolné 4 po sobě následující I/O nožičky mohou mít oba své vstupní i výstupní signály propojeny do jedné PLC.

 

Obr. 25   Zjednodušené schema PIC propojek

Obr. 26.   PIC architektura

   

 

 

Mezikvadrantový propojovycí systém (Interquad Routing)

Ve všech obvodech ORCA série 2 je pole PLC buněk rozděleno do čtyř odpovídajících kvadrantů. Mezi těmito kvadranty je tzv. mezikvadrantový propojovycí systém.

Obr. 28   Mezikvadrantový propojovycí systém

 

Obvody OR2C40A/OR2T40A/OR2T40B navíc mají možnost tzv. subkvadrantového propojování (Obr. 30). Každý kvadrant mají ještě rozdělený do malých polí buněk PLC - tzv. subkvadrantů. Každý subkvadrant, kromě rohových, je tvořen polem 4x4 buněk PLC. V rozích jsou subkvadranty tvořeny méně, než 16-ti PLC buňkami.

Obr. 30   Subkvadrantové bloky a subkvadrantové propojování

 

 

Distribuční síť hodinového signálu

Distribuce hodin u obvodů ORCA série 2 používá primární a sekundární hodiny. Základní výhodou tohoto řešení je možnost velkého počtu hodin. signálů, protože všechny I/O piny se dají nakonfigurovat jako hodinové.

Primární hodiny (Obr. 34)
Když je hodinový signál přiveden z I/O nožičky, může být připojen na hodinový vodič. Hodinové vodiče nepřivádí hodinové signály přímo do PFU, funfují jako páteř, ze které jsou hodiny větveny do linek XL. Linky XL potom přivádí hodiny do PFU.

Obr. 34   Primární distribuce hodin

   

Obr. 35   Sekundární distribuce hodin

Sekundární hodiny (Obr. 35)
Občas se stává, že jsou primární hodiny nedostupné nebo nejsou žádoucí. V takovém případě jsou potřeba sekundární hodiny.

 

 

 

Konfigurační režimy FPGA

Obvod může bát nakonfigurován v následujících konfiguračních režimech:

Tabulka 10   Konfigurační režimy

 

Obr. 40   Paralelní master mód

   

Obr. 41   Sériový master mód

 

Obr. 42   Asynchronní mód periferie

 

Obr. 43   Synchronní mód periferie

 

Obr. 44   Sériový slave mód

         

Obr. 45   Paralelní slave mód

 

 

Spojování obdodů do řetězce

Obr. 46   Zapojení obvodů do řetězce

 

 

Boundary scan

Vzrůstající složitost integrovaných obvodů a jejich pouzder a zvyšuje obtížnost testování desek plošných spojů. Tento problém se snaží řešit standard IEEE standard 1149.1 - 1990 (IEEE Standard Test Access Port and Boundary-Scan Architecture), který je obvodech ORCA implementován. Umožňuje uživateli efektivně testovat vzájemné propojení IO na desce pl. spojů i testovat IO samotné.

 

Boundary-scan obvody obsahují (Obr. 49):

Obr. 49   Funkční schema obvodů sériového Boundary-Scanu

 

Boundary-Scan buňky

Na Obr. 51 je zapojení boundary-scan buňky (BSC) v buňkách PIC. V každé PIC jsou 4 BSC - pro každou nožičku jedna(s výjimkami). Buňky BCS jsou připojeny seriově s registrem BSR. Buňky BCS řídí funkci vstupních, výstupních a 3-stavových signálů pro každou nožičku.

Obr. 51   Boundary-Scan buňka

 

 

 

Obvody existují ve dvou základních provedeních

 

Tabulka 1   ORCA Series 2 FPGAs

 

ORCA Foundry Development System

ORCA Foundry je software pro návrh ORCA FPGAček. Sada nástrojů mimo jiné nabízí podporu průmyslových standardů: EDIF, VITAL-compliant VHDL, Verilog HDL a SDF, dále optimalizaci, mapování, časovou analýzu, syntéz, simulaci, kompletní on-line manuál ve formátu PDF (zde).

Vývojový systém ORCA Foundry pracuje pod různými OS (Windows 95, Windows NT, SunOS, Solaris a HP-UX). Je dostupný ve třech verzích. Evaluation verze umožňuje přístup ke všem ORCA FPGA obvodům, ale nemá možnost generace konfiguračního bitstreamu !! Verze Vista, kterou je možné volně získat na stránkách výrobce (odkaz je zde) umožňuje přístup ke všem ORCA OR2C/T-A až do série 3 a zahrnuje 55,000 hradel. Verze Apex poskytuje přístup ke všem obvodům ORCA.

 

 

Odkazy na stránky výrobce

www.lucent.com/micro/fpga/   ...úvodní stránka FPGAček firmy Lucent Technologies Inc.

http://www.lucent.com/micro/fpga/hardware.html   ...obvody ORCA série 2, 3 + datasheety

http://www.lucent.com/micro/fpga/hardware.html   ...výojový software

http://www.lucent.com/micro/fpga/downloads.html   ...zde si můžete stáhnout OCRA Foundry ve verzi Vista

 


výtah z orig.datasheetu sestavil: Petr Šmíd