Struktura CLB

Zjednodušené schéma CLB je na obrázku 3. CLB se skládá ze 3 LUT ( Look-up table ), 2 klopných obvodů typu D a multiplexerů.

LUT – slouží ke generovaní libovolné fce 3,4 proměnných. Toto je realizováno pamětí, což zaručuje konst. zpoždění, a také využití CLB jako paměti – viz. distributed RAM.Pospojování LUT bloků umožňuje tedy generovaní fce až 9 proměnných.



Obr.2

Klopné obvody D v CLB

Popis signálů:
SR – asynchroni Set/Reset
GSR – Global Set/Reset
D – Vstup klo. obvodu D
CK – Clock
EC – Enable clock
Clock může být aktivní jak na náběžnou tak i sestupnou hranu, signál EC je synchroní a společný pro obě D v rámci jednoho CLB. Signal SR je asynchroní.
Pouze u Spartanů typu XL lze klopné obvody konfigurovat jako LATCH.


Obr.3








LATCH je umožněno pouze u řady XL





Vstupy a výstupy CLB

Popis signálů:
G1-G4,F1-F4 – vstupy do funkčních generátorů (G-LUT,F-LUT) viz.obr2
H1 – vstup do funkčního generátoru H-LUT viz.obr2
K - clock vstup viz.obr2
C1-C4 - polohov2 voliteln0 vstupy SR, EC, DIN,H1 vstupy
CIN, COUT - aritmetické přenosy (carry borrow)
Y,X - asynchronní výstupy viz.obr2
YQ,XQ - synchronní výstupy viz.obr2