Xilinx:

XC 9500 In-System Programmeble CPLD Family


Varování: Na této stránce uvedu základní vlastnosti programovatelných obvodů rodiny XC9500 - Xilinx. Pro podrobnější informace odkazuji na Home page Xilinx: www.xilinx.com .

Základní vlastnosti (budou dále rozebrány a vysvětleny):

* Obvody této rodiny se vyrábějí ve třech variantách: XC9500; XC9500XL; XC9500XV.

Prac.napětí [V] Zpoždění pin-pin [ns] Vnitřní max.system. frekvence [MHz] Napetí na I/O pinech [V] Poznámka
XC9500 5 5 100 5 nebo 3,3
XC9500XL 3,3 4 200 5 * 3,3 *  2,5 
XC9500XV 2,5 3,5 225 3,3 * 2,5 * 1,8 Low pover

Je vidět, že čím je menší použitá voltáž, tím je menší ztrátový výkon součástky a obvod pracuje rychleji. Všechny tři varianty jsou maximálně kompatibilní v rozložení pinů, XC9500XV se navíc vyrábí v malých pouzdrech typu VQFT, TQFT. V základní architektuře se varianty neliší, proto se budu dále věnovat pouze variantě XC9500.

* Hustota 36 až 288 makrobuňek

* 5V vnitřní systém programování, snese 10.000 programově/mazacích cyklů

* Vylepšená Pin-Locking architektura

* Uvnitř každého Funkčního bloku je 90 produktových termů řídících kteroukoliv nebo všechny z 18 makrobuněk

* Globální a produkované hodiny, output enable, set-reset

* Rozšířená podpora IEEE std.114.1. boundary-scan (JTAG)

* Programovatelná redukce spotřeby energie v každé makrobuňce

* Řízená rychlost překlopení každého výstupu

* Možnost připojení napájecí země na libovolný I/O pin

* Rozšířená ochrana proti mazání a čtení programu ze součástky

* Iout max 24mA

* Pokročilá CMOS 5V FastFLASH technologie

* Podpora paralelního programování více sočástek najednou

Tabulka 1: rodina součástek XC9500

Tabulka 2: Dostupná pouzdra a počet I/O pinů


Popis architektury:

Součástka je složena z Funkčních bloků (Function Block-FB) a I/O bloků (IOB) plně propojených pomocí matice FastCONNECT viz fig.1. Každý FB obsahuje: Programovatelné pole AND (Programmeble AND Array), Přidělovač  produktových termů (Product Term Allocator), 18 nezávislých Makrobuněk (Macrocell-MC). Každý FB má 36 vstupů a 18 výstupů.

Obrázek 1: Architektura XC9500
Poznámka: Výstupy FB (silné čáry) řídí přímo I/O Blok.


Funkční blok:

Do každého FB vstupuje z matice FastCONNECT 36 vstupů -> 72 doplňkových signálů, které protřednictvím Programovatelného pole AND vytvoří až 90 produktových termů. Každý term může být připojen k libovolné Makrobuňce prostřednictvím Alokátoru.

Za účelem možnosti vytvoření sekvenčních obvodů nebo rychlých čítačů, které mohou podle mě čítat i vyšší frekvenci, než kterou je taktován celý obvod (viz tab.1: f cnt = max 125MHz a f syst = 100MHz), je uvnitř FB několik lokálních zpětných vazeb. FB má 18 výstupů současně s odpovídajícími output enably z jednotlivých Makrobuněk přímo na výstupní pin přes IOB a 18 ekvivalentních výstupů zavedených zpět do matice FastCONNECT.

Obrázek 2: Funkční blok XC9500


Makrobuňka:

Každá Makrobuňka může pracovat v kombinačním nebo sekvenčním režimu. Do každé MC vstupuje přímo 5 produktových termů prostřednictvím Alokátoru. Termy jsou buď kombinačně zpracovány (OR, XOR) nebo mohou sloužit jako řídicí vstupy ve funkci produkovaných hodin, output enablu, nebo set/resetu. Alokátor určí jak bude jaký vstupující term užit. Registr v MC lze nastavit na KO typu D, T, JK nebo překlenout - pro kombinační účely. Registr zvládá asynchronní i synchronní set/reset a při náběhu obvodu se může nastavit do uživatelem definované hodnoty (defoultně 0).

Obrázek 3: Makrobuňka uvnitř FB XC9500

Každá MC být řízena globálním (pin GSR) nebo produkovaným set/resetem; jedním ze tří globálních (piny: GCK1-GCK3) nebo produkovanými hodinami a to přímo nebo negovaně.

Obrázek 4: Makrobuňka - připojení hodin a set/resetu

Počet vstupů do jedné MC ( přímých) může být rozšířen o další dva přídavné termy, které vstupují z jiné MC uvnitř jednoho FB. Přídavné termy mají však zpoždění x krát tpta viz fig.7. Všech 90 produktových termů se tak dostane k MC s max zpožděním 8xtpta.

Obrázek 5: Alokátor produkovaných termů v několika sousedních Makrobuňkách


Matice FastCONNECT:

Do této spínací Matice vstupují všechny vnější signály z I/O pinů a všechny výstupy jednotlivých MC. Se signály z MC lze v Matici vytvářen kombinační fci wired-AND. Tato fce tak rozšiřuje kombinační schopnosti obvodu a je automaticky vzužita návrhovým systémem. Výstupy Matice pak přímo řídí jednotlivé FB (36 drátů na 1 FB).

Obrázek 6: Propojovací metice FastCONNECT


I/O blok:

IOB tvoří rozhraní mezi I/O piny a interní logikou obvodu. IOB obsahuje: vstupní buffer, výstupní budič, výběrový multiplexer output enablu, pull-up rezistor, programovatelné připojení napájecí země (Ground), řízení rychlosti změny výstpní úrovně. Dva posledně jmenované bločky slouží ke snížení impulsového rušení. Output enable pro I/O pin je řízen jedním ze dvou globálních OE (piny GTS1 -GTS4), (pokud obsahuje součástka více než 188 MC pak jsou globální OE čtyři), nebo produkovaným OE nebo vždy je OE=0 či OE=1. Pull-up resistor (10 Kohm) je připojen k pinu po dobu programování, náběhu napájení součástky, což zamezí nežádoucímu plavání pinu. V normálním provozu je rezisor odpojen.

Vstupní buffer je kompatibilní s 5V CMOS, 5V TTL a 3,3V TTL. Vstupní buffer používá vnitřní napájení Vccint. Všechny výstupní budiče mohou jednotně pracovat s výstupní úrovní 5V nebo 3,3V TTL, což lze volít připojením 5 resp. 3,3V na pin Vccio.

Obrázek 7: I/O blok, připojení output enablů


Pin-Locking:

Při neočekávaných změnách v již navrženém programu nebo v případě, že je třeba použít jinou, větší a schopnější součástku, napomáhá architektura obvodu zachovat funkce přidělené jednotlivým pinům.


Low Power Mode:

U každé MC je možno nastavit individuálně nižší spotřebu energie. Výkonově kritické části se nechávají ve standartním Modu a ostatní části mohou být v Low Pover Modu. MC v LPModu přidají zpoždění tlp v celkovém kombinačním pin - pin  zpoždění. Zpoždění produkovaných hodin a output enablu nejsou nijak ovlivněny.


Časový model:

Vzhledem k tomu, že všechny obvody rodiny XC9500 mají stejnou architekturu, lze pomocí univerzálního schematu modelovat veškeré časové posuny ve všech pracovních režimech viz obr.8. Veškeré hodnoty jednotlivých prodlev jsou uvedeny v dokumentaci pro konkrétní součástku.

Obrázek 8: Model časových prodlev


Vývojové prostředky:

XC9500 CPLD rodina je plně podporovna vývojovým systémem od fy. Xilinx. Lze použít též ABEL,VHDL,Verilog.




Příklad konkrétní součástky XC9536:

Na závěr bych uvedl některé tabulky parametrů konkrétní součástky XC9536 (nejmenší součástka rodiny XC9500), která obsahuje dva FB => 2x18 MC, výrábí se ve třech pouzdrech PLCC44, VQFP44, CSP48 a v pěti variantách dle zpoždění pin-pin (5 až 15 ns).

Tabulka 3: Vnitřní časové parametry (vztahuje se k časovému modelu obr.8)

 

Tabulka 4: I/O piny (FB, MC, číslo pinu, Boundary-scan)

 

Tabulka 5: Globální (CLK - GCK, OE - GTS,  Set/Reset - GSR), JTAG a Power piny





Sestavil: Karel Znojemský ČVUT FEL, e_mail: znojemk@feld.cvut.cz